特許
J-GLOBAL ID：200903091636021157
遅延解析システム
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-239429
公開番号（公開出願番号）：特開平9-081621
出願日： 1995年09月19日
公開日（公表日）： 1997年03月28日
要約：
【要約】【課題】 LSIチップ上への回路レイアウト時における各機能ブロックの遅延解析を正確に行う。【解決手段】 セルサイズデータベース12とマクロ予測サイズ2とマクロネットリスト1とにより、そのマクロの基本セル占有率(使用率4)をセル使用率計算機能部3で計算する。セル使用率別仮想配線長計算式群5において、セル使用率4とマクロサイズ2とをパラメータとする配線長計算式を複数予め定めて格納しておき、仮想配線長計算式選択機能部6で、セル使用率とをマクロサイズとに適した計算式7を選択し、仮想配線長計算部8で配線長9を計算する。この配線長9を単位配線長当りの配線容量を用いて、遅延時間計算機能部10で遅延時間に換算する。
請求項（抜粋）：
集積化すべき回路を複数の機能ブロックに分割してこれ等機能ブロック毎に当該機能ブロック毎の回路構成情報を参照しつつ遅延時間を解析する遅延解析システムであって、前記機能ブロック毎の回路接続情報を元に各機能ブロックを構成する基本セルの前記機能ブロックに占めるセル使用率を算出する手段と、前記セル使用率と各機能ブロックの占有面積とにより決定され前記機能ブロック中の配線長を算出するための配線長算出式を予め格納した格納手段と、前記セル使用率と前記占有面積とに従って前記格納手段から対応する配線長算出式を導出して配線長を算出する手段と、この算出結果に従って遅延解析を行う遅延解析手段とを含むことを特徴とする遅延解析システム。
IPC (2件)：
FI (3件)：
G06F 15/60 668 A
, G06F 15/60 666 A
, H01L 21/82 C
