特許
J-GLOBAL ID：200903091638120071
並列プロセッサ
発明者：
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出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平3-352657
公開番号（公開出願番号）：特開平6-035874
出願日： 1991年12月16日
公開日（公表日）： 1994年02月10日
要約：
【要約】【目的】 多数の中央処理装置(CPU)を用いて高出力処理を達成する並列アーキテクチャを有するプロセッサに関し、優れた接続性、高い帯域性、低い待ち時間を有する一般化された超立方体トポロジを提供する。【構成】 プロセッサは次元Dに配列されかつサブセット(11)に分割された複数のプロセッシングエレメントを備え、サブセット内でのプロセッシングエレメントはすべてバス(13)を有しこれらの間で通信可能である。各プロセッシングエレメントは各次元における1つのサブセットの1つのメンバである。1つのサブセットの各プロセッシングエレメントは出力手段によってそのサブセット内で接続され、当該サブセットにおける他のプロセッシングエレメントにメッセージを送信し、また、そのサブセット内の他の各プロセッシングエレメントに対して別個の入力手段を有し、これらの入力段上の他の各プロセッシングエレメントからのメッセージを受信する。
請求項（抜粋）：
次元Dで配置され複数のサブセットに分割された複数のプロセッシングエレメント(10)を具備し、1つのサブセットにおけるすべてのプロセッシングエレメントはこれらの間の通信のため1つのバス(13)を有し、前記各プロセッシングエレメントは各次元における1つのサブセットのメンバであるプロセッサにおいて、1つのサブセットの各プロセッシングエレメントは出力手段によって当該サブセットのバスに接続され、当該サブセットの他の複数のプロセッシングエレメントにメッセージを送信し、別個の入力手段は、当該サブセットの各他のプロセッシングエレメントに対応し、各対応の入力手段上の前記他のプロセッシングエレメントからのメッセージを受信することを特徴とする並列プロセッサ。
IPC (2件)：
G06F 15/16 390
, G06F 15/16 400
