特許

J-GLOBAL ID：200903091653627298

LSIの設計マージンの設定方法

発明者： 米澤 浩和
出願人/特許権者： 松下電器産業株式会社
代理人 (6件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  竹内 祐二 ,  今江 克実 ,  原田 智雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-172250
公開番号（公開出願番号）：特開2005-011892
出願日： 2003年06月17日
公開日（公表日）： 2005年01月13日
要約：

【課題】LSIを設計する際に過剰な設計マージンが設定されることを回避しながら、設定される設計マージンに実際のLSIの特徴を反映できるようにする。【解決手段】LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとして、回路モデル120に基づく回路シミュレーション(S105)を行なうことにより、LSIの遅延歩留まりと、製造ばらつきに対して設定されるディレイティングファクター(設計マージン)との関係を予測する。そして、予測された上記の関係に基づいて、LSIに要求される期待歩留まり121を満足する特定ディレイティングファクターを算出する(S109)。【選択図】 図1

請求項（抜粋）：

LSIを設計する際に製造ばらつきに対して設定される設計マージンと歩留まりとの関係を予測する工程と、 予測された前記関係に基づいて、所定の歩留まりを満足する特定設計マージンを算出する工程とを備えていることを特徴とするLSIの設計マージンの設定方法。

IPC (3件)：

H01L21/82 ,  G06F17/50 ,  H01L29/00

FI (4件)：

H01L21/82 C ,  G06F17/50 668P ,  H01L29/00 ,  H01L21/82 T

Fターム (13件)：

5B046AA08 ,  5B046BA03 ,  5B046JA04 ,  5F064BB19 ,  5F064CC09 ,  5F064EE09 ,  5F064EE43 ,  5F064EE47 ,  5F064HH06 ,  5F064HH09 ,  5F064HH10 ,  5F064HH11 ,  5F064HH12