特許
J-GLOBAL ID：200903091714641035
キャッシュ制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
北村 修
公報種別：公開公報
出願番号（国際出願番号）：特願平4-302213
公開番号（公開出願番号）：特開平6-149673
出願日： 1992年11月12日
公開日（公表日）： 1994年05月31日
要約：
【要約】 (修正有)【目的】 先行するキャッシュ・ミスヒットに伴うリプレース処理の終了を待つ事及び、スラッシングによるキャッシュの効率低下を抑える。【構成】キャシュメモリCMはディレクトリ部CM2、メインメモリMMからデータの一部を読み出して格納するデータ部CM3及び複数のプロセッサPからのアクセスに対応してメインメモリMMとの間でデータの読み等の制御をするキャッシュ制御部CM1とからなり、キャッシュ制御部CM1は第一のネットワークB1を介して得られたアドレス情報がキャッシュ・ヒットの場合はそのプロセッサPとの間で該当ブロックの授受を行うデータ転送制御部、キャッシュ・ミスヒットの場合は第二のネットワークB2を介してメインメモリMMに対してブロックのリプレースを行うリプレース処理部等で構成して、先行するアクセスがキャッシュ・ミスヒットを起しても、引続き次のアクセスを実行することを許可する。
請求項（抜粋）：
プロセッサとネットワークで接続されたメインメモリとの間に、前記プロセッサからアクセスされ前記メインメモリの記憶内容の一部を記憶するキャッシュメモリを設けた計算機であって、前記キャッシュメモリへの先行するアクセスに対するキャッシュ・ミスヒット処理が後続のアクセスをブロックしないバイパス手段を設けてあるキャッシュ制御方式において、前記バイパス手段を、前記後続のアクセスがキャッシュ・ヒットした場合に、キャッシュ・エントリ毎に設定されるブロックリプレース処理の完了或いは未完了を示す状態フラグの値に基づいて、前記ブロックリプレース処理の完了と判断したときに当該アクセスに対するサービスの実行を許可するように構成してあるキャッシュ制御方式。
IPC (2件)：
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