特許

J-GLOBAL ID：200903091716044530

レベルシフト回路

発明者： 長浜 英雄
出願人/特許権者： 松下電工株式会社
代理人 (1件)： 佐藤 成示 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-037273
公開番号（公開出願番号）：特開平10-233661
出願日： 1997年02月21日
公開日（公表日）： 1998年09月02日
要約：

【要約】【課題】 過電流が急激に流れたとしても素子破壊を生じたり、ノイズにより誤動作を発生させないようにすると共に、回路遅延を防止するレベルシフト回路を提供する。【解決手段】 レベルシフト回路LSにおいて、レベル変換時にレベルシフト回路LSの第1のN型MOSFET5に過渡的に流れる過電流を限流するための限流回路7と第1のN型MOSFET5がオフされたときに第1のN型MOSFET5のドレイン-ソース間の寄生容量に蓄積された電荷を放電するためのバイパス回路9との並列回路を、第1のP型MOSFET1と第1のN型MOSFET5との間に付加するようにした。

請求項（抜粋）：

第1及び第2のP型MOSFETによりカレントミラー回路を構成し、前記第1のP型MOSFETとグランドとを第1のN型MOSFETを介して接続し、前記第2のP型MOSFETのソース端子とドレイン端子とをソース端子側が高電位になるように駆動電源を介して接続し、前記第2のP型MOSFETのドレイン端子と前記駆動電源の低電位側とを第1の抵抗素子を介して接続してなり、前記第1のN型MOSFETのゲート-ソース間に制御信号を印加することで前記第1及び第2のP型MOSFETに流れるレベルシフト電流により前記第1の抵抗素子に電圧を発生させることによってレベル変換を行うレベルシフト回路において、レベル変換時に前記第1のN型MOSFETのドレイン-ソース間に高電圧が印加されている状態で前記第1のN型MOSFETがオンされたときに、前記第1のN型MOSFETに過渡的に流れる過電流を限流するための限流回路と、レベル変換時に前記第1のN型MOSFETがオフされたときに、前記第1のN型MOSFETのドレイン-ソース間の寄生容量に蓄積された電荷を放電するためのバイパス回路との並列回路を、前記第1のN型MOSFETと前記第1のP型MOSFETの間に付加するようにしたことを特徴とするレベルシフト回路。

IPC (3件)：

H03K 5/02 ,  H03K 17/08 ,  H03K 19/0185

FI (3件)：

H03K 5/02 L ,  H03K 17/08 C ,  H03K 19/00 101 B