特許

J-GLOBAL ID：200903091724710302

エラー訂正機能付きメモリ

発明者： 西村 憲治
出願人/特許権者： エヌイーシーマイクロシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-184897
公開番号（公開出願番号）：特開2003-007085
出願日： 2001年06月19日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】エラー訂正機能付きメモリの回路規模およびチップ面積を縮小する。【解決手段】初期化されクロック信号に同期してエラー検出訂正回路3のデータ出力を保持するデータ保持回路4と、テストモード動作時にデータ保持回路4の出力をエラー訂正コード発生回路1のデータ入力として選択する選択回路5と、エラー訂正コード発生回路1からエラー訂正コードを入力し順次変化の組み合わせビットでそれぞれ反転してコード変更するコード変更回路6と、テストモード動作時にデータ保持回路4およびコード変更回路6の出力をエラー検出訂正回路3のデータ入力およびエラー訂正コード入力として選択する選択回路7とを備える。

請求項（抜粋）：

データを入力しそのエラー訂正コードを発生するエラー訂正コード発生回路と、前記データおよび前記エラー訂正コードを格納するメモリ回路と、このメモリ回路から読み出されたデータおよびエラー訂正コードを入力しエラー検出および訂正を行ってデータを出力するエラー検出訂正回路とを備えるエラー訂正機能付きメモリにおいて、テストモード動作時に、前記エラー検出訂正回路のデータ出力をクロック信号に同期して保持して前記エラー訂正コード発生回路および前記エラー検出訂正回路のデータ入力とし且つ前記エラー訂正コード発生回路のエラー訂正コード出力を任意ビットでそれぞれ反転してコード変更し前記エラー検出訂正回路のエラー訂正コード入力とすることを特徴とするエラー訂正機能付きメモリ。

IPC (4件)：

G11C 29/00 631 ,  G06F 11/10 330 ,  G06F 11/22 350 ,  G06F 12/16 330

FI (4件)：

G11C 29/00 631 B ,  G06F 11/10 330 B ,  G06F 11/22 350 Z ,  G06F 12/16 330 A

Fターム (17件)：

5B001AB08 ,  5B001AC01 ,  5B001AD01 ,  5B018GA03 ,  5B018JA21 ,  5B018JA25 ,  5B018MA31 ,  5B018PA03 ,  5B018QA13 ,  5B048AA02 ,  5B048CC03 ,  5B048CC11 ,  5B048DD10 ,  5L106BB12 ,  5L106DD11 ,  5L106EE05 ,  5L106GG03