特許
J-GLOBAL ID：200903091744932069
テストパターン作成装置
発明者：
出願人/特許権者：
代理人 (1件)：
宇井 正一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-244955
公開番号（公開出願番号）：特開平7-105039
出願日： 1993年09月30日
公開日（公表日）： 1995年04月21日
要約：
【要約】【目的】 本発明はテストパターン作成装置に関し、同時スイッチングを対処したテストパターンを作成することを目的とする。【構成】 LSI内部回路をテストする際の動作電圧マージン低下の要因となる同時スイッチングに対処したテストパターンを作成するテストパターン作成装置であって、回路素子の種類、入力ピン及び出力ピンの接続状態等の回路データを格納する回路データ用記憶装置1と、同時スイッチングの対処をせずに作成されたテストパターンを格納する旧テストパターン用記憶装置2と、回路データ用記憶装置からの情報と、旧テストパターン用記憶装置からの情報に基づいて論理シミュレーションを行い、同時スイッチングを検出し、、同時スイッチングに対処したテストパターンを修正し作成するテストパターン作成部3と、テストパターン作成部からの情報を格納する新テストパターン用記憶装置4とで構成される。
請求項（抜粋）：
LSI内部回路をテストする際の動作電圧マージン低下の要因となる同時スイッチングに対処したテストパターンを作成するテストパターン作成装置であって、回路素子の種類、入力ピン及び出力ピンの接続状態等の回路データを格納する回路データ用記憶装置(1)と、同時スイッチングの対処をせずに作成されたテストパターンを格納する旧テストパターン用記憶装置(2)と、前記回路データ用記憶装置からの情報と、前記旧テストパターン用記憶装置からの情報に基づいて論理シミュレーションを行い、同時スイッチングを検出し、、同時スイッチングに対処したテストパターンを修正し作成するテストパターン作成部(3)と、前記テストパターン作成部からの情報を格納する新テストパターン用記憶装置(4)とを具備することを特徴とするテストパターン作成装置。
引用特許：
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