特許

J-GLOBAL ID：200903091763018580

ディジタルPLL回路

発明者： 井 上 洋 一 ,  小 野 雅 良
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-279256
公開番号（公開出願番号）：特開平9-130235
出願日： 1995年10月26日
公開日（公表日）： 1997年05月16日
要約：

【要約】【目的】 リングオシレータにグリッジが入り込むことによる不具合を解消することによって、より動作が安定したPLL回路を提供する。【構成】 ディジタルPLL回路リングオシレータ内にパルス除去回路を設け、信号パルスよりも幅の狭いパルスノイズを除去する。【効果】 パルスのノイズがリングオシレータに混入しても、ディジタルPLL回路の動作が安定する。

請求項（抜粋）：

インバータを環状に接続してパルス信号を循環するリングオシレータと、前記リングオシレータの出力信号と基準入力信号との位相を比較し、アップダウン信号を発生する位相比較器と、前記アップダウン信号に応じて保持値を増減するアップダウンカウンタと、前記インバータの接続段数を前記保持値に対応して選択するスイッチ手段と、前記リングオシレータ内に設けられてノイズパルスを除去するパルス除去回路と、を備えるディジタルPLL回路。