半導体メモリ回路およびラッチ回路

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-373947
公開番号（公開出願番号）：特開2003-173681
出願日： 2001年12月07日
公開日（公表日）： 2003年06月20日
要約：

【要約】【課題】記憶データが反転しにくい半導体メモリ回路を提供する。【解決手段】 SRAMのメモリセル1は、記憶ノードN1と接地電位GNDのラインとの間に直列接続された2つのNチャネルMOSトランジスタ13,13′と、記憶ノードN2と接地電位GNDのラインとの間に直列接続された2つのNチャネルMOSトランジスタ14,14′とを含む。1つのα粒子が2つのNチャネルMOSトランジスタ13,13′または14,14′を通過しないと記憶データが反転しないので、ソフトエラーが発生しにくくなる。

請求項（抜粋）：

ワード線と第1および第2のビット線との交差部に配置された半導体メモリ回路であって、第1および第2の記憶ノード間に逆並列に接続された2つのインバータ、および前記ワード線が選択レベルにされたことに応じて、前記第1のビット線と前記第1の記憶ノードを接続するとともに前記第2のビット線と前記第2の記憶ノードを接続する切換回路を備え、前記インバータは、第1の電源電位のラインと出力ノードとの間に直列接続され、それらの入力電極がともに入力ノードに接続された複数の第1の導電形式の第1のトランジスタ、および第2の電源電位のラインと前記出力ノードとの間に接続され、その入力電極が前記入力ノードに接続された第2の導電形式の第2のトランジスタを含む、半導体メモリ回路。

IPC (4件)：

G11C 11/41 , H01L 21/8244 , H01L 27/11 , H03K 3/356

FI (3件)：

G11C 11/40 D , H01L 27/10 381 , H03K 3/356 B

Fターム (17件)：

5B015JJ13 , 5B015KA02 , 5B015KA04 , 5B015KA13 , 5B015PP03 , 5F083BS02 , 5F083BS14 , 5F083BS27 , 5F083BS37 , 5F083BS46 , 5F083BS50 , 5F083GA18 , 5F083HA02 , 5F083LA11 , 5F083LA21 , 5J034AB06 , 5J034CB01

引用特許：

審査官引用 (9件)

特開平2-210691
半導体記憶装置
公報種別：公開公報出願番号：特願平10-074916 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
マルチポートRAM用メモリセル
公報種別：公開公報出願番号：特願平3-162871 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社, 東芝情報システム株式会社

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