特許

J-GLOBAL ID：200903091817639063

半導体装置およびその製造方法

発明者： 加藤 卓哉
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平6-024722
公開番号（公開出願番号）：特開平7-221097
出願日： 1994年01月27日
公開日（公表日）： 1995年08月18日
要約：

【要約】【目的】 ポリサイド構造のゲート電極において、シリサイド膜中の高融点金属のポリシリコン膜への拡散を防止して、高融点金属がゲート酸化膜に到達することによっておこるゲート酸化膜の耐圧劣化を防止する。【構成】 シリコン基板1上にゲート酸化膜2を形成し、その上にCVD法によりアモルファスシリコン膜3、スパッタリング法によりチタンシリサイド膜4を形成する[(a)図]。酸素イオンを50〜100keVで1016〜1017/cm2 程度注入し、アモルファスシリコン膜3中にSiOX 膜5を形成する[(b)図]。700°C〜800°C程度の熱処理を行うことにより、アモルファスシリコン膜3をポリシリコン膜6に変化させると同時に、SiOX をポリシリコン膜6のグレインバウンダリに偏析させる[(c)]。

請求項（抜粋）：

グレインバウンダリにSiOX あるいはSiNX が局在しているポリシリコン膜と該ポリシリコン膜に接する導電体膜とによって構成される積層導電膜を有することを特徴とする半導体装置。

IPC (4件)：

H01L 21/3205 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 29/78

FI (3件)：

H01L 21/88 R ,  H01L 21/88 P ,  H01L 29/78 301 G

引用特許：

審査官引用 (1件)

• 特開昭62-177919