特許
J-GLOBAL ID：200903091876628946
半導体装置
発明者：
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出願人/特許権者：
代理人 (3件)：
吉田 茂明
, 吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2003-011948
公開番号（公開出願番号）：特開2004-228188
出願日： 2003年01月21日
公開日（公表日）： 2004年08月12日
要約：
【課題】MOSキャパシタとPoly-Polyキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供する。また、製造プロセスや製造コストの増加を抑え、キャパシタンス密度を上げることができる半導体装置を提供する。【解決手段】半導体基板上にN型又はP型ドーパントでドープした高電導拡散層1が形成される。高電導拡散層1の表面に、高電導拡散層1を酸化することでゲート酸化膜2が形成される。ゲート酸化膜2上にN型又はP型ドーパントでドープした第1ポリシリコン層3が形成される。第1ポリシリコン層3上に誘電層4が形成される。誘電層4上にN型又はP型ドーパントでドープした第2ポリシリコン層5が形成される。絶縁層11上の第1アルミ配線は、コンタクトホール13を介して高電導拡散層1及び第2ポリシリコン層5と電気的に接続されている。【選択図】 図1
請求項（抜粋）：
基板表面に形成された第1導電型拡散層と、
前記第1導電型拡散層上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成され、第1導電型又は第2導電型のドーパントでドープされた第1ポリシリコン層とを有するMOSキャパシタと、
前記第1ポリシリコン層と、
前記第1ポリシリコン層上に形成された第1誘電層と、
前記第1誘電層上に形成され、第1導電型又は第2導電型のドーパントでドープされた第2ポリシリコン層とを有するPoly-Polyキャパシタとを備える半導体装置であって、
前記Poly-Polyキャパシタは、前記MOSキャパシタ上に積層され、
前記第1導電型拡散層と第2ポリシリコン層とは、同一の第1金属配線と電気的に接続されていることを特徴とする半導体装置。
IPC (2件)：
FI (1件)：
Fターム (9件)：
5F038AC03
, 5F038AC04
, 5F038AC05
, 5F038AC06
, 5F038AC08
, 5F038AC09
, 5F038AC17
, 5F038EZ06
, 5F038EZ20
