特許

J-GLOBAL ID：200903091968725247

半導体集積回路及びその劣化加速試験方法

発明者： 東保 充洋 ,  松宮 正人 ,  江渡 聡 ,  中村 俊和 ,  加納 英樹 ,  北本 綾子
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平8-001061
公開番号（公開出願番号）：特開平9-189746
出願日： 1996年01月08日
公開日（公表日）： 1997年07月22日
要約：

【要約】【課題】製造プロセスのばらつきや設計パラメータのシフトに応じてより適当な劣化加速試験用電源電圧を与える。【解決手段】半導体集積回路に劣化加速試験用降圧回路40を備え、回路40は、抵抗43及び44で外部電源電圧VDDを分圧し、比較回路42により分圧Vrが内部電源電圧Vddになるように降圧用負荷pMOSトランジスタ41のゲート電位を制御する。分圧Vrが、製造プロセスのばらつきや設計パラメータのシフトに応じた値になるようにすることにより、半導体集積回路内のMOSトランジスタのゲート長が設計値より短いときに、劣化加速試験用内部電源電圧Vddを標準値より低くし、ゲート長が設計値より長いときに、劣化加速試験用内部電源電圧Vddを標準値より高くする。これにより、半導体集積回路に与えるストレスの過不足が自動的に低減される。

請求項（抜粋）：

回路素子の寿命が該回路素子に用いられる第1電源電圧及び該回路素子の物理パラメータの両方に依存する半導体集積回路において、該物理パラメータが第1値のときより該寿命を短くするような第2値のときに、該第2値に対応した該第1電源電圧が該第1値に対応した該第1電源電圧よりも低くなるように、第2電源電圧を降圧して該第1電源電圧を生成する劣化加速試験用降圧回路、を有することを特徴とする半導体集積回路。

IPC (8件)：

G01R 31/28 ,  G01R 31/26 ,  G01R 31/30 ,  H01L 21/66 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/78 ,  H01L 21/336

FI (6件)：

G01R 31/28 V ,  G01R 31/26 H ,  G01R 31/30 ,  H01L 21/66 H ,  H01L 27/04 T ,  H01L 29/78 301 Z