特許
J-GLOBAL ID：200903091995011132
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-338907
公開番号（公開出願番号）：特開平6-188318
出願日： 1992年12月18日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 多層配線構造を有する半導体装置の製造において、配線間を接続するためのヴァイアホールと下層配線との位置ずれを解消する。【構成】 絶縁膜1上に第1アルミニウム合金膜2(下層配線用導電膜)とシリコン窒化膜3とを順次堆積して二層膜4を形成し、この二層膜4のシリコン窒化膜3のうち上層配線との接続部のみを凸状に残すよう部分的なエッチングを行う。この上から層間絶縁膜7及びその凹凸を埋めるフォトレジスト8を形成した後、平坦化エッチングを行って、層間絶縁膜7の間にシリコン窒化膜3を露出させ、このシリコン窒化膜3を除去してヴァイアホールとする。その後、このヴァイアホールを介して下層配線と接続する上層配線を形成する。これにより、ヴァイアホールと下層配線との位置ずれをなくし、集積回路の微細化に対応して多層配線間の高い接続精度を実現する。
請求項（抜粋）：
半導体基板の上方に絶縁膜を介して少なくとも1組の上層配線と下層配線とを含む多層配線構造を有する半導体装置の製造方法であって、上記絶縁膜上に下層配線用導電膜とシリコン窒化膜とを順次堆積して、シリコン窒化膜及び下層配線用導電膜からなる多層膜を形成する工程と、上記多層膜の表面のうち所定領域を第1フォトレジスト膜で被覆した状態でドライエッチングを行って、上記所定領域に多層膜を残す工程と、上記第1フォトレジスト膜を除去した後、上記多層膜のうち少なくとも上記上層配線との接続部を含む表面を被覆するパターンを有する第2フォトレジスト膜を形成する工程と、該第2フォトレジスト膜を形成した状態でドライエッチングを行って、第2フォトレジスト膜の開口部にある上記多層膜のうち上層側のシリコン窒化膜を除去し、下層配線用導電膜の上層配線との接続部のみに凸状のシリコン窒化膜を残す工程と、上記第2フォトレジスト膜を除去した後、基板全体の上に層間絶縁膜を形成する工程と、上記層間絶縁膜上に、表面の凹部を埋めるように第3フォトレジスト膜を塗布する工程と、上記第3フォトレジスト膜及び層間絶縁膜を同時にドライエッチングし、上記凸状のシリコン窒化膜の表面が露出してくるまで第3フォトレジスト及び層間絶縁膜の上部を除去する工程と、上記層間絶縁膜の間に露出した上記シリコン窒化膜のみを選択的にドライエッチングして、上層配線と接続するためのヴァイアホールを形成する工程と、上記下層配線とは上記ヴァイアホールを介して接続される上層配線をパターン形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/90
, H01L 21/28 301
, H01L 21/28
, H01L 21/3205
