特許

J-GLOBAL ID：200903092016707454

不揮発性半導体記憶装置及びその駆動方法

発明者： 小竹 義則
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 特許業務法人池内・佐藤アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2002-290449
公開番号（公開出願番号）：特開2004-127427
出願日： 2002年10月02日
公開日（公表日）： 2004年04月22日
要約：

【課題】ブロック消去時における非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小する。【解決手段】メモリセルアレイが複数のウエル領域3a、3b上に亘って形成され、複数のウエル領域に共通に設けられた主ビット線14と、複数のウエル領域の各々に設けられメモリセルと接続された副ビット線13a、13bと、主ビット線と副ビット線とを選択的に接続する選択トランジスタBTRBとを備える。メモリセルの消去に際して、消去するメモリセルが属するウエル領域に対して第1の電圧が印加され、選択トランジスタのゲート電極に対して第2の電圧が印加される。第2の電圧は、第1の電圧と同一極性で、選択トランジスタの閾値電圧以上、第1の電圧未満である。【選択図】 図7

請求項（抜粋）：

半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成された不揮発性半導体記憶装置であって、 前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ、前記メモリセルと接続された複数の副ビット線と、前記主ビット線と当該主ビット線に対応する前記副ビット線とを選択的に接続する選択トランジスタと、前記複数のウエルに個別に各所定電圧を印加する第1の回路と、複数の前記選択トランジスタに個別に各所定電圧を印加する第2の回路とを備え、 前記メモリセルの消去に際して、消去する前記メモリセルが属する前記ウエル領域に対して前記第1の回路から第1の電圧が印加され、前記選択トランジスタのゲート電極に対して前記第2の回路から第2の電圧が印加され、前記第2の電圧は、前記第1の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第1の電圧未満であることを特徴とする不揮発性半導体記憶装置。

IPC (8件)：

G11C16/02 ,  G11C16/04 ,  G11C16/06 ,  H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (7件)：

G11C17/00 612E ,  H01L27/10 481 ,  H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 623A ,  G11C17/00 612F ,  G11C17/00 634Z

Fターム (28件)：

5B025AA01 ,  5B025AB01 ,  5B025AC02 ,  5B025AD08 ,  5B025AE06 ,  5B025AF04 ,  5F083EP02 ,  5F083EP23 ,  5F083EP32 ,  5F083ER19 ,  5F083ER22 ,  5F083ER30 ,  5F083GA05 ,  5F083GA09 ,  5F083KA06 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA08 ,  5F083LA10 ,  5F101BA01 ,  5F101BB05 ,  5F101BD22 ,  5F101BD36 ,  5F101BE01 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07