特許

J-GLOBAL ID：200903092035038440

メモリ試験装置

発明者： 津藤 勝
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-346379
公開番号（公開出願番号）：特開2002-150792
出願日： 2000年11月14日
公開日（公表日）： 2002年05月24日
要約：

【要約】【課題】バンク間インタリーブ方式で然もチャージ1領域とチャージ0領域とを正しく区別して試験を行うことができるメモリ試験装置を提供する。【解決手段】パターン発生部が同一タイムスロット毎に出力する複数のパターン信号を被試験メモリの入力ピンに応じて選択して取り出すパターンセレクト部と、この複数のパターンセレクト部が選択した各パターン信号のそれぞれに時系列方向に配列するための時間差を与える複数のサイクル遅延部と、この複数のサイクル遅延部で遅延されたパターン信号を多重化するマルチプレクサとを具備して構成したメモリ試験装置。

請求項（抜粋）：

A、パターン発生部が同一タイムスロット毎に出力する複数のパターン信号を被試験メモリの入力ピンに対応するチャンネルに選択して取り出す複数のピンデータセレクト部と、B、この複数のピンデータセレクト部が選択した各パターン信号のそれぞれに時系列方向に配列するための時間差を与える複数のサイクル遅延部と、C、この複数のサイクル遅延部で遅延されたパターン信号を時分割多重化する多重化回路と、を具備して構成したことを特徴とするメモリ試験装置。

IPC (4件)：

G11C 29/00 657 ,  G01R 31/28 ,  G01R 31/3183 ,  G01R 31/319

FI (4件)：

G11C 29/00 657 B ,  G01R 31/28 B ,  G01R 31/28 Q ,  G01R 31/28 R

Fターム (13件)：

2G032AA07 ,  2G032AC03 ,  2G032AE06 ,  2G032AE07 ,  2G032AE08 ,  2G032AG01 ,  2G032AH03 ,  2G032AH07 ,  2G032AL00 ,  5L106AA01 ,  5L106DD22 ,  5L106GG03 ,  5L106GG04