特許
J-GLOBAL ID：200903092058301628
ウエーブレット変換装置
発明者：
出願人/特許権者：
代理人 (1件)：
岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平3-345885
公開番号（公開出願番号）：特開平5-183385
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：
【要約】【目的】 回路規模を縮小できるウエーブレット変換装置を提供する。【構成】 1段目のサブバンドフィルタ演算を行う回路100と、2段目以降のサブバンドフィルタ演算を行う回路101を用いてウエーブレット変換を行う。101では、フィルタ演算に必要な数の遅延器121,・・・,151,・・・を用意し、選択器131,・・・で、畳み込み演算回路への入力を切り替える。
請求項（抜粋）：
入力信号を低域周波数成分と高域周波数成分に分離してさらに2分の1にダウンサンプルし、それぞれ低域信号と高域信号として出力する2分割サブバンドフィルタを一段として、外部からの入力信号を第1段目の2分割サブバンドフィルタに入力してフィルタ演算を実行し、第1段目の2分割サブバンドフィルタから出力される低域信号を第2の2分割サブバンドフィルタに入力してフィルタ演算を実行し、これを再帰的に繰り返してN段(Nは1以上の整数)の2分割サブバンドフィルタ演算を実行して、第1段目から第(N-1)段目までの高域信号出力と、第N段目の低域および高域信号を出力信号とすることによってウエーブレット変換を行うウエーブレット変換装置において、第1段目の2分割サブバンドフィルタ演算を行う第1のサブバンドフィルタ演算回路と、第2段目から第N番目までの2分割サブバンドフィルタ演算を行う第2の2分割サブバンドフィルタ回路とを備え、前記第1のサブバンドフィルタ演算回路が、入力端子から入力された信号が入力されるM(Mは1以上の整数)個の遅延器から構成される第1の遅延器列と、この第1の遅延器列のそれぞれの遅延器の出力信号が入力されフィルタ係数との畳み込み演算を実行し低域信号と高域信号を出力する第1の畳み込み演算回路から構成され、前記第2の2分割サブバンドフィルタ回路が、第1,第2,・・・,第M(Mは1以上の整数)のM個の遅延器から構成され、前記第1の2分割サブバンドフィルタ回路から出力される低域信号が入力される第2の遅延器列と、この第2の遅延器列と同様にM個の遅延器から構成され後記低域信号出力端子から出力される低域信号が分配されて入力される第3,第4,・・・,第Nの遅延器列と、前記第2,第3,・・・,第Nの遅延器列のそれぞれの第1,第2,第3,・・・,第Mの遅延器の出力信号を選択して出力する第1,第2,第3,・・・,第(N-1)の選択器と、これら第1,第2,・・・,第(N-1)の選択器の出力信号が入力されフィルタ係数との畳み込み演算を実行して低域信号と高域信号を出力する第2の畳み込み演算回路から構成されることを特徴とするウエーブレット変換装置。
IPC (2件)：
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