特許

J-GLOBAL ID：200903092061332143

半導体装置およびその製造方法

発明者： 渡部 真也 ,  安村 俊治
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-009632
公開番号（公開出願番号）：特開2000-208728
出願日： 1999年01月18日
公開日（公表日）： 2000年07月28日
要約：

【要約】【課題】 本発明はストレージノードを備える半導体装置に関し、高い集積度と、優れた省電力特性とを有し、安価に、かつ高い歩留まりで製造するうえで好適な構造を実現することを目的とする。【解決手段】 シリコン基板32上に複数のトランスファゲート34を形成する。トランスファゲート34を覆う層間膜44を設ける。層間膜44の上に、導電材料により、中空ノード48を形成する。トランスファゲート44を露出させることなく層間膜44を貫通して、中空ノード48の内部にシリコン基板32の表面を露出させるコンタクトホール46を形成する。中空ノード48の内面からシリコン基板32の露出部に至る領域において、コンタクトホール46の内面を所定膜厚で覆う導電層50を形成する。

請求項（抜粋）：

シリコン基板上に形成される複数の第1配線と、前記第1配線を覆う層間膜と、前記層間膜の上に導電材料で形成される中空ノードと、前記第1配線を露出させることなく前記層間膜を貫通して、前記中空ノードの内部に前記シリコン基板の表面を露出させるコンタクトホールと、前記中空ノードの内面から前記シリコン基板の露出部に至る領域において、前記コンタクトホールの内面を所定膜厚で覆う導電層と、を備えることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (4件)：

5F083AD21 ,  5F083KA05 ,  5F083PR03 ,  5F083PR21