特許

J-GLOBAL ID：200903092072296149

強誘電体メモリとその駆動法

発明者： 由森 博之 ,  平出 修三 ,  三原 孝士
出願人/特許権者： オリンパス光学工業株式会社 ,  シメトリックス・コーポレーション
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-067837
公開番号（公開出願番号）：特開平8-273371
出願日： 1995年03月27日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】本発明は、高集積度且つ低コストで製造でき、非破壊読み出し可能な強誘電体メモリとその駆動法及び製造方法を提供することを目的とする。【構成】本発明は、所定のパルス信号8乃至10を送出するパルス信号送出回路11乃至13及び切り替えスイッチ14とからなるパルス信号送出部31と、対向し互いに直交する第1,第2ストライプ電極19,20で強誘電体薄膜4を挟持し単純マトリックス構成に配置される記憶セル1と、終端抵抗素子34を設けた終端抵抗素子制御回路35a,35b及び記憶セル選択回路15a,15b及び強誘電体セルマトリックス回路32からなる強誘電体セルマトリックス回路32と、差動参照セル36及び比較増幅回路38及び信号処理回路37とからなる読み出し部33とで構成され、選択された記憶セル1に所定のパルスを印加し、2つの記憶状態を構成し、非破壊読み出しを行う強誘電体メモリである。

請求項（抜粋）：

対向し互いに直交する第1,第2のストライプ電極と、これらのストライプ電極間に挟持される強誘電体薄膜とからなり、前記強誘電体薄膜を含む前記ストライプ電極の交差領域を記憶セルとしてマトリックス状に配置するマトリックスメモリセルと、前記マトリックスメモリセルの全記憶セルに対して、同時に第1のパルスを印加し、“0”情報を示す第1の分極状態を設定する“0”情報書き込み手段と、前記第1の分極状態にある記憶セル内から選択した記憶セルに、前記第1のパルスとは逆極性の第2のパルスを印加し、“1”情報を示す第2の分極状態に設定する“1”情報書き込み手段と、前記“0”,“1”に設定された記憶セル内から選択した記憶セルに、第3のパルスを印加し、分極状態として記憶される情報を読出す読出し手段と、前記マトリックスメモリセルの各ストライプ電極からなるラインの一方に設けられ、前記第3のパルスの印加の際に、選択された記憶セルに直接接続する入力ライン及び出力ラインを高抵抗に設定し、非選択の記憶セルに接続するラインを低抵抗に設定する終端抵抗設定手段と、前記第3のパルスの印加により読出された記憶セルの出力信号の“1”,“0”を判別する読み出し手段と、を具備することを特徴とする強誘電体メモリ。

IPC (5件)：

G11C 14/00 ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

G11C 11/34 352 A ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 27/10 651