ディープサブミクロンMOSトランジスタの製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)： ▲吉▼川俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2001-266329
公開番号（公開出願番号）：特開2002-164538
出願日： 2001年09月03日
公開日（公表日）： 2002年06月07日
要約：

【要約】 (修正有)【課題】バイアスが加わらない状態でもシリコン基板に反転層が形成され、薄い反転層がソース/ドレインの役割を果たして短チャネル効果を減少すると共に、チャネルでのキャリアの移動度を増加するMOSトランジスタの製造方法。【解決手段】半導体基板110上にゲート絶縁膜120aと、主ゲート150と分離用絶縁膜170を形成するステップ;分離用絶縁膜上に半導体基板及び主ゲートより仕事関数の小さい側面ゲート用物質層を形成するステップ;側面ゲート用物質層と分離用絶縁膜を異方性エッチングして分離用絶縁膜パターン170aと側面ゲート180aを形成するステップ;ソース/ドレイン190bをそれぞれ形成するステップ;及びソースとこれに隣接する側面ゲート及び/又はドレインとこれに隣接する側面ゲートとをそれぞれ電気的に接続する導電膜パターン197aを結果物上に形成するステップを含む。

請求項（抜粋）：

p型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと;前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと;前記分離用絶縁膜上に前記p型半導体基板及び前記主ゲートより小さい仕事関数を有する側面ゲート用物質層を形成するステップと;前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと;n型ソース/ドレインをそれぞれ形成するステップ;及び前記ソースとこれに隣接する前記側面ゲート及び/又は前記ドレインとこれに隣接する前記側面ゲートとをそれぞれ電気的に接続する導電膜パターンを、前記結果物上に形成するステップと;を含むことを特徴とする、MOSトランジスタの製造方法。

IPC (2件)：

H01L 29/78 , H01L 29/786

FI (2件)：

H01L 29/78 301 G , H01L 29/78 617 J

Fターム (55件)：

5F110AA01 , 5F110BB03 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE04 , 5F110EE08 , 5F110EE14 , 5F110EE22 , 5F110EE31 , 5F110FF12 , 5F110GG02 , 5F110GG12 , 5F110HJ13 , 5F110HK05 , 5F110HL02 , 5F110HM15 , 5F140AA05 , 5F140AA18 , 5F140AA21 , 5F140AA39 , 5F140AC36 , 5F140BA01 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BF40 , 5F140BF42 , 5F140BG08 , 5F140BG09 , 5F140BG10 , 5F140BG11 , 5F140BG12 , 5F140BG14 , 5F140BG15 , 5F140BG16 , 5F140BG32 , 5F140BG53 , 5F140BH00 , 5F140BH15 , 5F140BH34 , 5F140BH47 , 5F140BJ01 , 5F140BJ08 , 5F140BJ25 , 5F140BJ27 , 5F140BJ28 , 5F140BK01 , 5F140BK10 , 5F140BK13 , 5F140BK22 , 5F140BK26 , 5F140BK29 , 5F140BK34 , 5F140CE10

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