特許

J-GLOBAL ID：200903092122751616

アキユムレータ回路

発明者： 山崎 孝雄
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山口 邦夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-266138
公開番号（公開出願番号）：特開平5-108691
出願日： 1991年10月15日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】回路規模の増大を図ることなく、加算処理時間を短縮できるようにする。【構成】nビットの2入力加算器31とその加算出力をメモリするメモリ32とを有するnビットの下位アキュムレータ20Aと、上位ビットの決定回路20Bとで構成される。nビットで構成されたディジタル入力信号が下位アキュムレータ20Aに供給されて、前回の累積出力と加算処理されてnビットの信号として出力されると共に、入力信号のうちそのMSBと加算器31より得られる桁上げ信号が上位ビット決定回路20Bに供給されて、両信号に基づいてそのときの上位ビットk(kは1以上の整数)が決定され、(n+k)ビットがアキュムレータ回路20より出力される。桁上げ処理関係を下位ビットの加算出力系と切り離して処理しているため、高速動作の加算器31を使用しないでも、累積時間を短縮できる。

請求項（抜粋）：

nビットの2入力加算器とその加算出力をメモリするメモリとを有するnビットの下位アキュムレータと、上位ビットの決定回路とで構成され、nビットで構成されたディジタル入力信号が上記下位アキュムレータに供給されて、前回の累積出力と加算処理されてnビットの信号として出力されると共に、上記入力信号のうちそのMSBと上記加算器より得られる桁上げ信号が上記上位ビット決定回路に供給されて、両信号に基づいてそのときの上位ビットk(kは1以上の整数)が決定され、(n+k)ビットがアキュムレータ回路より出力されるようにしたことを特徴とするアキュムレータ回路。