特許
J-GLOBAL ID：200903092125492638
炭化シリコン縦形MOSFETの作成方法とそのデバイス
発明者：
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出願人/特許権者：
代理人 (1件)：
大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-179712
公開番号（公開出願番号）：特開平7-045831
出願日： 1994年07月08日
公開日（公表日）： 1995年02月14日
要約：
【要約】 (修正有)【目的】 炭化シリコンから縦形MOSFETを作成するための比較的容易な方法を提供する。【構成】 炭化シリコン基板35上に形成された炭化シリコン縦形MOSFET30であって、注入および拡散による電極規定の代わりに、種々のトランジスタ電極を規定するエピタキシャル層39,48の部分を有する。開口部40が、エピタキシャル層群のいくつかに形成され、導電層48がその中に形成されて、基板の背面のドレーン接触を基板前面の部品に電気的に接続する。
請求項（抜粋）：
縦形FET(30,60)を作成する方法であって:表面をもつ第1導電型の半導体基板(35,65)を設ける段階;前記基板の表面上に第1導電型の第1エピタキシャル層(37,67)を形成する段階であって、このエピタキシャル層が基板に比べて比較的低濃度にドーピングされて、表面を有するエピタキシャル層である段階;前記第1エピタキシャル層の表面上に第2導電型の、表面を有する第2エピタキシャル層(39,69)を形成する段階;前記第2エピタキシャル層の表面に隣接して第1導電型の比較的薄い層(48,78)を形成する段階であって、前記の比較的薄い層がその比較的薄い層を貫通してゲート領域(45,75)を規定する開口部を持つ段階;前記の比較的薄い層と前記第2エピタキシャル層を貫通して、前記第1エピタキシャル層と少なくとも連通する開口部(40,70)を形成する段階;前記開口部内に、前記の比較的薄い層から前記第1エピタキシャル層まで実質的な短絡回路(48,58)を設ける段階;前記ゲート領域の上部にゲート接触(52,90)を形成する段階;前記ゲート領域と距離を隔てて、ソース領域を規定する段階;および前記の規定されたソース領域上にソース接触(54,92)を形成する段階;によって構成されることを特徴とする方法。
FI (2件)：
H01L 29/78 321 B
, H01L 29/78 321 V
