特許
J-GLOBAL ID：200903092131893385
クロック生成回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-273825
公開番号（公開出願番号）：特開平10-126233
出願日： 1996年10月16日
公開日（公表日）： 1998年05月15日
要約：
【要約】【課題】 ICの規模を大きくすることなく、外付け部品点数の増加を抑制でき、カウンタのカウント精度を向上できるクロック生成回路を実現する。【解決手段】 フリップフロップTFF1 ,TFF2 によりクロック信号CLKとその反転信号の2分周信号S1 ,S2 を発生し、ANDゲートAGT1 ,AGT2 にそれぞれ入力し、入力信号SK の立ち上がりエッジでリセット信号SD を発生し、フリップフロップTFF1 ,TFF2 ,DFF1 をリセットし、クロック信号CLKの立ち上がりエッジでフリップフロップDFF2 を動作させ、入力信号SK とクロック信号CLKとの位相関係でフリップフロップDFF2 の出力信号S5 ,S6 のレベルを設定し、分周信号S1 ,S2 の何れかを選択してORゲートORGT1 を介して、クロック信号S10としてカウンタCONTに入力し、カウンタCONTはクロック信号S10をカウント、識別窓SW を発生する。
請求項（抜粋）：
クロック信号の周波数により動作精度が決定される被供給回路に動作クロック信号を供給するクロック生成回路であって、基準クロック信号を所定の遅延時間で遅延して、位相を変化させて出力する位相調整回路と、上記基準クロック信号に応じて、第1のクロック信号を生成する第1の生成回路と、上記位相調整回路から出力されたクロック信号に応じて、第2のクロック信号を生成する第2の生成回路と、入力信号と上記基準クロック信号の位相関係に応じて、上記第1のクロック信号または上記第2のクロック信号の何れかを選択して、上記動作クロック信号として出力する出力回路とを有するクロック生成回路。
IPC (2件)：
FI (2件)：
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