特許

J-GLOBAL ID：200903092172238600

半導体記憶装置ならびにその製造方法

発明者： 峰 利之 ,  矢野 和男 ,  石井 智之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-283691
公開番号（公開出願番号）：特開平10-135414
出願日： 1996年10月25日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】 本発明の目的は、小面積で高集積化に適した単一電子素子、及び半導体記憶装置を、高い歩留まりで提供することである。【解決手段】 絶縁膜を介し平面的に重複するように、ソース領域とドレイン領域を上下に設け、チャネルを上下方向に走らせることによりセル面積の縮小を図る。この際、チャネル領域、及びゲート電極の加工を容易にするため、埋め込み絶縁膜に孔パターンを作製し、その中に素子を形成するようにする。【効果】 本発明により高集積化、低消費電力の単一電子素子、ならびに半導体記憶装置が高い歩留まりで実現でき、システムの低消費電力化、小型化に顕著な効果がある。

請求項（抜粋）：

ソース配線領域とドレイン配線領域に接続された薄い多結晶シリコン膜からなるチャネル領域を設け、該チャネル領域近傍にキャリア閉じ込め領域を有し、上記キャリア閉じ込め領域にキャリアを保持することにより、しきい電圧を変化させ記憶を行なう絶縁ゲート型電界効果トランジスタとしての半導体記憶装置において、上記ドレイン配線領域がチャネルの長さに相当する厚さの絶縁膜を介してソース配線領域の上あるいは下に配置され、該両配線の少なくとも一部が平面的に重複するドレイン配線/絶縁膜/ソース配線構造、あるいはソース配線/絶縁膜/ドレイン配線構造有し、かつ上記チャネル領域の少なくとも一部がソース、ドレイン配線領域を縦方向に絶縁分離している絶縁膜の側壁部に形成されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 451 ,  H01L 29/78 371