特許

J-GLOBAL ID：200903092180897108

半導体装置の製造方法

発明者： 上原 隆 ,  受田 高明 ,  上田 哲也 ,  西尾 幹夫
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-249003
公開番号（公開出願番号）：特開平7-106277
出願日： 1993年10月05日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】 コンタクト及び配線層を簡便な方法で形成する。【構成】 絶縁膜11上に下層10とのコンタクト孔と配線層を形成する為の溝との両方を併せ持つレジストパターン23を形成し、絶縁膜11を順テーパー状にエッチングすることにより特定寸法幅以下の配線層形成用のパターンでは絶縁膜11の途中まででエッチングが終了した形状となる第1の溝と、かつ特定寸法幅以上のコンタクト孔形成用のパターンでは絶縁膜11の下地にまでエッチングが到達した形状となる第2の溝を形成する。【効果】 微細かつ高信頼性なコンタクト及び配線層を1回のマスク工程及び1回の埋め込み工程により同時にしかも簡便に形成し、製造単価を低減することが出来る。

請求項（抜粋）：

半導体基板上に、絶縁膜を形成する工程と、その絶縁膜上に抜きパターンでかつパターンの短辺の幅が少なくとも2種類以上であるレジストパターンを形成する工程と、前記レジストパターンをマスクに前記絶縁膜を順テーパー状にエッチングすることにより、特定寸法幅以下のパターンでは前記絶縁膜の途中まででエッチングが終了した形状となる第1の溝と、かつ特定寸法幅以上のパターンでは前記絶縁膜の下地にまでエッチングが到達した形状となる第2の溝を形成する工程と、前記レジストを除去した後、前記第1および第2の溝を導電性薄膜により埋め込む工程とを備えた半導体装置の製造方法。

IPC (3件)：

H01L 21/28 ,  H01L 21/3205 ,  H01L 21/768

FI (2件)：

H01L 21/88 F ,  H01L 21/90 D