特許
J-GLOBAL ID：200903092203276270
記憶回路およびフリップフロップ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
長尾 常明
公報種別：公開公報
出願番号（国際出願番号）：特願平7-083436
公開番号（公開出願番号）：特開平8-256044
出願日： 1995年03月16日
公開日（公表日）： 1996年10月01日
要約：
【要約】【目的】 トランジスタ数削減、消費電力低減を図った記憶回路を実現する。【構成】 2個のインバータを使用した記憶回路において、フィードバックパス側のインバータを、電源と接地間に直列接続される複数のMOSトランジスタ2〜5により構成し、該MOSトランジスタ群の内のインバータとして機能するMOSトランジスタ以外のMOSトランジスタ2、5を常時オン状態に設定して抵抗成分として機能させ、そのインバータの負荷駆動能力を低減させた。
請求項（抜粋）：
入力側と出力側との間のパスに接続される第1のインバータと、該第1のインバータに対するフィードバックパスに接続される第2のインバータとを含むレベルホールド回路と、該レベルホールド回路の入力側に接続されるデータ注入用のパスゲートとからなるスタティック型の記憶回路において、上記第2のインバータを、第1の電源と第2の電源との間に直列接続される複数のMOSトランジスタにより構成し、該MOSトランジスタ群の内のインバータとして機能するMOSトランジスタ以外のMOSトランジスタの少なくとも1個を常時オン状態に設定したことを特徴とする記憶回路。
IPC (2件)：
FI (2件)：
H03K 3/356 B
, H03K 3/356 C
審査官引用 (2件)
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特開昭63-175514
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特開昭63-175514
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