特許

J-GLOBAL ID：200903092212489155

半導体記憶装置

発明者： 阿部 英明
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-190539
公開番号（公開出願番号）：特開2000-021200
出願日： 1998年07月06日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 キャッシュDRAMにおけるDRAM部のテストを容易に行なうことができる半導体記憶装置を提供する。【解決手段】 本発明の半導体記憶装置1000は、データ発生回路150、トライステートバッファ部110を含む。データ発生回路150は、外部ピンから受ける信号の組合わせによりブロック単位のテストデータを発生する。トラーイステートバッファ部110により、SRAMビット線103にテストデータが直接書込まれる。DRAMアレイ100にテストデータを書込んだ後、テストデータに対応するデータを読出す。データ転送バッファ101に含まれるデータ比較判定回路において、読出したブロック単位のデータを比較判定する。判定結果は、一括して信号線113に出力される。

請求項（抜粋）：

複数のメモリセルを有するダイナミック型メモリセルアレイと、スタティック型メモリセルアレイと、前記ダイナミック型メモリセルアレイと前記スタティック型メモリセルアレイとの間でデータの授受を行なうための転送バッファと、前記スタティック型メモリセルアレイと前記転送バッファとの間でデータの授受を行なうためのバスと、テストモードにおいて、外部信号に基づき、所定数の前記メモリセルに対応するブロック単位のテストデータを発生し、前記バスに直接書込むテストデータ発生手段と、前記転送バッファが前記バスから受ける前記ブロック単位のデータを、前記ダイナミック型メモリセルアレイに書込むための書込手段とを備える、半導体記憶装置。

IPC (4件)：

G11C 29/00 675 ,  G01R 31/28 ,  G11C 11/413 ,  G11C 11/401

FI (6件)：

G11C 29/00 675 Z ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 341 D ,  G11C 11/34 371 Z ,  G11C 11/34 371 A

Fターム (32件)：

2G032AA01 ,  2G032AA07 ,  2G032AC03 ,  2G032AD05 ,  2G032AE08 ,  2G032AE10 ,  2G032AE12 ,  2G032AG02 ,  2G032AG03 ,  2G032AG04 ,  2G032AK14 ,  2G032AK19 ,  5B015AA08 ,  5B015DA03 ,  5B015GA01 ,  5B024AA07 ,  5B024AA11 ,  5B024CA27 ,  5B024EA02 ,  5B024EA03 ,  5B024EA04 ,  5B024EA06 ,  5L106AA01 ,  5L106AA02 ,  5L106BB01 ,  5L106DD03 ,  5L106DD08 ,  5L106DD11 ,  5L106DD12 ,  5L106EE05 ,  5L106FF01 ,  5L106GG01