特許

J-GLOBAL ID：200903092215130573

フラッシュメモリ制御装置

発明者： 後藤 寛介
出願人/特許権者： 株式会社リコー
代理人 (1件)： 紋田 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-175658
公開番号（公開出願番号）：特開平9-006747
出願日： 1995年06月20日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】 フラッシュメモリの消去シーケンスをCPUの負荷を増大することなく行うことができるフラッシュメモリ制御装置を提供する。【構成】 特定の消去シーケンスを有するフラッシュメモリがCPUのメモリ空間内に配置されたマイクロプロセッサシステムにおいて、CPUによりアクセスされ、フラッシュメモリの消去時に消去開始フラグがセットされる消去開始レジスタ51と、フラッシュメモリの消去シーケンスを行うためのアドレス,データ及び制御信号を発生するフラッシュメモリ消去シーケンス実行手段Bと、消去開始レジスタ51の消去開始フラグがセットされると、CPUにバスリクエスト信号を出力してCPUをホールド状態にするとともに、フラッシュメモリ消去シーケンス実行手段Bの動作タイミングを制御する制御手段Aとを備えた。

請求項（抜粋）：

特定の消去シーケンスを有するフラッシュメモリがCPUのメモリ空間内に配置されたマイクロプロセッサシステムにおいて、前記CPUによりアクセスされ、前記フラッシュメモリの消去時に消去開始フラグがセットされる消去開始レジスタと、前記フラッシュメモリの消去シーケンスを行うためのアドレス,データ及び制御信号を発生するフラッシュメモリ消去シーケンス実行手段と、前記消去開始レジスタの消去開始フラグがセットされると、前記CPUにバスリクエスト信号を出力してCPUをホールド状態にするとともに、前記フラッシュメモリ消去シーケンス実行手段の動作タイミングを制御する制御手段とを備えたことを特徴とするフラッシュメモリ制御装置。

IPC (3件)：

G06F 15/78 510 ,  G06F 12/00 550 ,  G11C 16/06

FI (3件)：

G06F 15/78 510 F ,  G06F 12/00 550 A ,  G11C 17/00 530 B