特許
J-GLOBAL ID：200903092232853961
メモリセルアレイを有する半導体メモリ
発明者：
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出願人/特許権者：
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代理人 (1件)：
矢野 敏雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-357917
公開番号（公開出願番号）：特開平11-283365
出願日： 1998年12月16日
公開日（公表日）： 1999年10月15日
要約：
【要約】【課題】 階層形のビットラインアーキテクチャまたはワードラインアーキテクチャを有する半導体メモリを提供する。【解決手段】 各行にマスタビットライン対が設けられており、それらのマスタビットライン対は第1および第2のマスタビットラインから成る。これら第1および第2のマスタビットラインに対し、第1のマスタビットラインが交互に第2のマスタビットラインの上になったり下になったりするよう、相互に垂直方向のツイストが与えられている。この場合、垂直方向とはメモリセルアレイの主表面に対し直角を成す方向である。メモリセルに接続された行に複数のローカルビットライン対が設けられており、ローカルビットラインの少なくとも1つはマスタビットラインと接続されている。
請求項（抜粋）：
行と列に配置された複数のメモリセルから成るメモリセルアレイを有する半導体メモリにおいて、各行にマスタビットライン対が設けられており、該マスタビットライン対は第1および第2のマスタビットラインから成り、該第1および第2のマスタビットラインの一部分は互いに垂直方向に間隔をおいて配置されており、第1のマスタビットラインが交互に第2のマスタビットラインの上になったり下になったりするよう、第1および第2のマスタビットラインが垂直方向に互いにねじられており、前記の垂直方向とはメモリセルアレイの主表面に対し直角を成す方向であり、メモリセルに接続された各行に複数のローカルビットライン対が設けられており、ローカルビットラインの少なくとも1つはマスタビットラインと接続されていることを特徴とする、メモリセルアレイを有する半導体メモリ。
IPC (2件)：
FI (2件)：
G11C 11/34 362 B
, G11C 17/00 634 A
