特許

J-GLOBAL ID：200903092272126671

電界効果トランジスタ

発明者： 内山 章 ,  落合 利幸
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-266482
公開番号（公開出願番号）：特開平5-110083
出願日： 1991年10月15日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 FETを微細化する場合にドレイン電流量が減少するのを抑制する。【構成】 FET28の素子形成領域42にゲートの長さ方向に平行に延在する複数個の溝39を設け、溝39を設けた素子形成領域42上に順次にゲート酸化膜32及びゲート電極34を設ける。そしてソース領域36及びドレイン領域38を、ゲート電極34を挟むように配置して、素子形成領域42に設ける。ソース領域36及びドレイン領域38はゲート電極34をマスクとして素子形成領域42に不純物を添加して形成した不純物添加領域である。素子形成領域42の溝を設けた部分ではドレイン電流が流れる方向と交差する方向における素子形成領域42の表層部分の長さが溝39を設けない場合よりも長くなり、従って実効的なゲート幅が増加する。この結果、目的を達成できる。

請求項（抜粋）：

半導体材料から成る下地と、該下地の素子形成領域上に順次に設けたゲート酸化膜及びゲート電極と、該ゲート電極を挟むように配置して前記素子形成領域に設けたソース領域及びドレイン領域とを備えて成る電界効果トランジスタにおいて、前記素子形成領域の少なくともゲート電極直下の領域にソース領域及びドレイン領域を結ぶ方向に延在させて溝を設けたことを特徴とする電界効果トランジスタ。