特許
J-GLOBAL ID:200903092296412632

半導体装置

発明者:
出願人/特許権者:
代理人 (1件): 八田 幹雄
公報種別:公開公報
出願番号(国際出願番号):特願平7-106158
公開番号(公開出願番号):特開平8-306796
出願日: 1995年04月28日
公開日(公表日): 1996年11月22日
要約:
【要約】【目的】 DCFL回路において、接地電源ラインからのノイズの影響を低減し、回路の誤動作を防止した半導体装置を提供する.【構成】 負荷用のD(ディプリーション)FETと、少なくとも1つ以上のスイッチング用のE(エンハンスメント)FETよりなり、該D-FETのドレインが正電源ラインVddに、ソースおよびゲートが出力端子OUTに接続され、該E-FETのソースが接地ラインVssに、ゲートが入力端子INに、ドレインが出力端子OUTに接続されている半導体装置において、前記正電源ラインVdd側のインピーダンスZ2が前記接地ラインVss側のインピーダンスZ1より高いことを特徴とする半導体装置。
請求項(抜粋):
負荷用のディプリーション電界効果トランジスタと、少なくとも1つ以上のスイッチング用のエンハンスメント電界効果トランジスタよりなり、該ディプリーション電界効果トランジスタのドレインが正電源ラインに、ソースおよびゲートが出力端子に接続され、該エンハンスメント電界効果トランジスタのソースが接地ラインに、ゲートが入力端子に、ドレインが出力端子に接続されている半導体装置において、前記正電源ライン側のインピーダンスが前記接地ライン側のインピーダンスより高いことを特徴とする半導体装置。
IPC (5件):
H01L 21/8234 ,  H01L 27/088 ,  H03K 19/003 ,  H03K 19/0952 ,  H03K 19/20
FI (4件):
H01L 27/08 102 A ,  H03K 19/003 C ,  H03K 19/20 ,  H03K 19/094 U

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