特許

J-GLOBAL ID：200903092304297074

金属ゲート電極及びポリゲート電極を有する高性能回路

発明者： ツェ・チャン・チェン ,  ブルース・ベネット・ドリス ,  バームシ・ケー・パルーチューリ ,  マイケル・パトリック・チャズィック ,  ビジャ・ナラヤナン ,  ミシェル・ライ・スティーン ,  アレッサンドロ・コールガリ ,  ヤン・ヒー・キム ,  イン・チャン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (4件)： 上野 剛史 ,  太佐 種一 ,  市位 嘉宏 ,  坂口 博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-343832
公開番号（公開出願番号）：特開2007-184584
出願日： 2006年12月21日
公開日（公表日）： 2007年07月19日
要約：

【課題】 高kの金属誘電体スタックからなるゲート電極構造により、CMOSのゲートポリシリコンの空乏化を阻止する。【解決手段】 本発明によると、nFETデバイス又はpFETデバイスの少なくとも一方が、薄膜化されたSi含有電極すなわちポリシリコン電極と、該Si含有電極上の第1の金属とを有するゲート電極スタックを含み、他方のデバイスが、薄膜化されたSi含有電極を有さず、少なくとも第1の金属ゲートを有するゲート電極スタックを含む、半導体構造が提供される。【選択図】 図12

請求項（抜粋）：

半導体構造であって、 少なくとも1つのnFETデバイス領域及び少なくとも1つのpFETデバイス領域を含む半導体基板と、 前記少なくとも1つのnFETデバイス領域内の前記基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい誘電率を有する第1の誘電体スタックと、 前記少なくとも1つのpFETデバイス領域内の前記基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい誘電率を有する第2の誘電体スタックと、 前記第1の誘電体スタック又は前記第2の誘電体スタックのいずれかの上に配置された第1の金属層を含む第1のゲート電極スタックと、 60nmより薄い厚さを有する少なくともSi含有電極と、当該Si含有電極上の第1の金属とを含み、第1のゲート電極スタックを含まない前記第1の誘電体スタック又は前記第2の誘電体スタック上に配置された第2のゲート電極スタックと を備える半導体構造。

IPC (7件)：

H01L 21/823 ,  H01L 27/092 ,  H01L 29/786 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49

FI (7件)：

H01L27/08 321D ,  H01L29/78 613A ,  H01L29/78 618C ,  H01L29/78 617T ,  H01L29/78 627A ,  H01L21/28 301A ,  H01L29/58 G

Fターム (94件)：

4M104AA01 ,  4M104AA02 ,  4M104AA03 ,  4M104AA04 ,  4M104AA05 ,  4M104AA06 ,  4M104AA09 ,  4M104BB01 ,  4M104BB14 ,  4M104BB29 ,  4M104BB30 ,  4M104BB32 ,  4M104CC05 ,  4M104DD55 ,  4M104EE03 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104FF13 ,  4M104GG10 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA14 ,  5F048BA15 ,  5F048BA16 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BB16 ,  5F048BB17 ,  5F048BE03 ,  5F048BF06 ,  5F048BF07 ,  5F048BF11 ,  5F048BF16 ,  5F048BG12 ,  5F048BG13 ,  5F048DA23 ,  5F110AA01 ,  5F110AA12 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE31 ,  5F110EE33 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF05 ,  5F110FF09 ,  5F110FF23 ,  5F110FF26 ,  5F110FF27 ,  5F110FF28 ,  5F110FF29 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG05 ,  5F110GG12 ,  5F110GG17 ,  5F110GG19 ,  5F110GG22 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110NN62 ,  5F110NN65 ,  5F110NN66

引用特許：

出願人引用 (3件)

• 米国特許出願第10/250,241号(現在の米国特許公開番号第20040256700 A1号)
  
• 米国特許出願第10/725,850号
  
• 米国特許出願第10/696,634号
  

審査官引用 (3件)

• 特開昭60-045053
  
• デュアルゲートを有するCMOS型半導体装置形成方法
  公報種別：公開公報   出願番号：特願2002-107118   出願人：三星電子株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2004-329639   出願人：NECエレクトロニクス株式会社