特許
J-GLOBAL ID：200903092309176364
二重化コンピュータ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-178928
公開番号（公開出願番号）：特開平7-036720
出願日： 1993年07月20日
公開日（公表日）： 1995年02月07日
要約：
【要約】【目的】大がかりなシステムを構築しなくとも、制御側がダウンしたような場合における待機側プロセツサ装置への制御動作の切替えを、継続性を維持しながら即座に行うことができるようにする。【構成】各プロセッサ装置に、OS実行メモリ手段と、プログラム実行メモリ手段と、CPU装置と、プログラムの起動によりスタートしそのプログラムの実行ステップ数をカウントすると共にCPU装置への割り込みによりそれまで実行したステップ数を記憶するステップカウント手段と、割り込みにより中断したプログラムの再起動時に、自身のステップカウント手段が記憶する実行ステップ数と相手プロセッサ装置内のステップカウント手段が記憶する実行ステップ数とを比較し、その差が所定の値より大きい場合一方のプロセッサ装置側のCPU装置を先行させて動作させ、双方のプロセッサ装置のCPU装置が同時にプログラムの実行を開始するように制御する同期ずれ調整手段を備えて構成される。
請求項（抜粋）：
単体で実行可能な2つのプロセッサ装置をシステムバスで結合した二重化コンピュータ装置であって、各プロセッサ装置に、オペレーティングシステムを格納したOS実行メモリ手段と、オペレーティングシステムの機能を使用(システムコール)しながら動作するアプリケーションプログラムを格納したプログラム実行メモリ手段と、前記各メモリに格納されているプログラムに従って動作するCPU装置と、このCPU装置が実行するプログラムの起動によりスタートし当該プログラムの実行ステップ数をカウントすると共にCPU装置への割り込みによりそれまで実行したステップ数を記憶するステップカウント手段と、前記割り込みにより中断したプログラムの再起動時に、自身のステップカウント手段が記憶する実行ステップ数と相手プロセッサ装置内のステップカウント手段が記憶する実行ステップ数とを比較し、その差が所定の値より大きい場合実行ステップ数が少ないプロセッサ装置側のCPU装置に対して前記差のステップ数だけ先に動作を開始させ、双方のプロセッサ装置のCPU装置が同期して動作するように制御する同期ずれ調整手段と、自身のCPU装置が受けた割り込みを相手側プロセッサ装置内のCPU装置に伝えるプロセス装置間割り込み発生手段とを備えたことを特徴とする二重化コンピュータ装置。
IPC (2件)：
G06F 11/18 310
, G06F 15/16 470
