特許
J-GLOBAL ID：200903092353811956
半導体歪センサーの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
藤谷 修
公報種別：公開公報
出願番号（国際出願番号）：特願平5-107687
公開番号（公開出願番号）：特開平6-302836
出願日： 1993年04月09日
公開日（公表日）： 1994年10月28日
要約：
【要約】【目的】製造容易な半導体歪センサーの製造方法の提供。【構成】図1は本発明の半導体ロードセル製造工程で、結晶軸が<110 >のn-型のゲージウエハ1の表面にマスクパターン3をゲージ抵抗の方向としてウエハ面内の<110 >軸に沿って形成し、ピエゾ抵抗層となる領域4にイオン注入、拡散・活性化してゲージ抵抗4のホイートストンブリッジ回路を形成して保護膜9を形成しておく。結晶軸が<110 >のロッドウエハ2をゲージ・パターンに合わせて方向性を持たせ、直接接合等でゲージウエハ面の<110 >軸方向とロッドウエハ面の<111 >軸方向とが平行になるように貼合せる。接合後マスクパターン7を施して個々のロッド部分6を分離する異方性エッチングを行い、その後電極8をウエハの状態で形成し、ダイシングしてチップとする。
請求項（抜粋）：
ピエゾ抵抗層によるゲージ抵抗を有し、被測定対象の荷重を伝達するロッドを備える半導体歪センサーをウエハ直接接合法で形成する半導体歪センサーの製造方法において、ロッドウエハとゲージウエハとを直接接合をするウエハ接合工程と、前記ロッドウエハの一部を除去して分離される前記ロッド部分相当領域にマスクパターンを形成し、深さ方向に異方性エッチングを行うロッド分離エッチング工程と、前記ピエゾ抵抗層に対する電極を形成する電極形成工程と、該ウエハをチップに分離するダイシング工程とを有することを特徴とする半導体歪センサーの製造方法。
IPC (2件)：
H01L 29/84
, G01L 9/04 101
