特許
J-GLOBAL ID：200903092362874693
ディープ・サブミクロンCMOS用の同心リング状プレートのアレイを備えた多層キャパシタ構造体
発明者：
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出願人/特許権者：
代理人 (1件)：
吉武 賢次 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-573559
公開番号（公開出願番号）：特表2003-529941
出願日： 2001年03月28日
公開日（公表日）： 2003年10月07日
要約：
【要約】キャパシタ構造体20は、導電性の同心のリング状ライン22から25からなる第1および少なくとも第2の導体レベルL1からL4を備える。第1および少なくとも第2の導体レベルの導線は、同心のリング状の積層に配設されている。誘電体材料26から29は、第1および第2の導体レベルの間、並びに、その各レベルにおける同心のリング状ラインの間に配置されている。少なくとも1つの導電ビア32が各積層における導体線に電気的に接続しており、それによって、リング状キャパシタ・プレートの同心アレイが形成される。キャパシタ・プレートの同心アレイは、そのアレイの隣り合うプレートの間に容量が発生するように、逆極性の第1および第2の電極へ交互に電気的に接続されている。そのキャパシタ構造体はディープ・マイクロCMOSに特に有用である。
請求項（抜粋）：
導電性の同心線(22)の第1の導体レベル(L1)と、 導電性の同心線(23)の少なくとも1つの第2の導体レベル(L2)であって、前記第1および少なくとも第2のレベルの前記導線(22、23)が同心の積層状に配列される第2の導体レベルと、 前記第1および第2の導体レベルの間、並びに、前記第1および第2の導体レベルのそれぞれにおける同心の導線(22、23)の間に配置された誘電体材料(27、28)と、 それぞれの積層における導線(22、23)を電気的に接続する少なくとも1つの導電ビアであって、それによって、同心のキャパシタプレート(27A、27B)のアレイを形成し、それぞれが第1および第2の導体レベルの間において前記誘電体材料(27)を貫通して延伸する導電ビアと、 電気的に逆極性を有する第1および第2の電極とを備え、 同心のキャパシタプレート(27A、27B)の前記アレイは、容量が前記アレイの隣り合うプレートの間に発生するように逆極性の電極(A、B)へ交互に電気的に接続されていることを特徴とするキャパシタ。
IPC (2件)：
Fターム (5件)：
5F038AC05
, 5F038AC17
, 5F038AC18
, 5F038AC20
, 5F038EZ20
