特許
J-GLOBAL ID：200903092370003367
故障から立直りが速い/故障に対する耐性がある計算処理
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-515658
公開番号（公開出願番号）：特表平9-509270
出願日： 1994年11月15日
公開日（公表日）： 1997年09月16日
要約：
【要約】他の計算素子のクロックに対して非同期的に作動するクロックを備えた計算素子少なくとも二つ(CE1、CE2)を同期させる方法は、計算素子(CE1、CE2)によって生成された信号組の中からメタ時刻信号として指定された信号を一つ以上選択することと、計算素子(CE1、CE2)を監視して計算素子の一方(CE1)による選択信号の生成を検出することと、等しい値の時間更新を計算素子各々へ送信することと、時間更新に基づいて計算素子(CE1、CE2)のクロックを更新することとから成る。本発明の第二の側面によれば、故障からの立直りが速いか故障に対する耐性があるコンピュータ(200)は、第一プロセッサを計算素子(204)として指定し、第二プロセッサ(202)をコントローラとして指定し、モジュール対を作成するために計算素子(204)とコントローラ(202)とを接続して、故障からの立直りが速いか故障に対する耐性があるコンピュータ(200)を作成するために少なくとも二つのモジュール対を接続することによって作成される。コンピュータ(200)の各計算素子(202、204)は、他の計算素子(202、204)と同じ周期数単位で全部の命令を実行する。コンピュータシステムは一つ以上のコントローラ(202)と少なくとも二つの計算素子(204)とから成る。
請求項（抜粋）：
少なくとも二つの計算素子と少なくとも一つのコントローラとから成るコンピュータシステムであって、計算素子各々は他の計算素子のクロックに対して非同期的に作動するクロックを備えているコンピュータシステムにおける少なくとも二つの計算素子を同期させる方法であって、 計算素子によって生成された信号組から一つ以上の信号を選択する段階と、 計算素子を監視して計算素子の一方による選択信号の生成を検出する段階と、 計算素子の一方による選択信号の検出の後他方の計算素子による選択信号の生成を待合わせる段階と、 計算素子全部からの選択信号の受信後少なくとも一つのコントローラからの等時間更新を計算素子各々へ送信する段階と、 時間更新に基づいて計算素子のクロックを更新する段階と、で構成される方法。
IPC (3件)：
G06F 11/18 310
, G06F 1/04 303
, G06F 15/16 470
G06F 11/18 310 F
, G06F 1/04 303 A
, G06F 15/16 470 J
