特許
J-GLOBAL ID：200903092376174210
記録ヘッド及び該記録ヘッドを用いた記録装置
発明者：
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-130161
公開番号（公開出願番号）：特開2002-321367
出願日： 2001年04月26日
公開日（公表日）： 2002年11月05日
要約：
【要約】【課題】 記録ヘッド素子基板の面積を小さくして記録ヘッドの価格を下げる。【解決手段】 記録素子が複数のブロック毎に分割駆動されるように構成され、記録データ及び符号化されたブロックデータがシリアルに入力される入力端子と、入力端子からシリアルに入力されたデータを1ビットずつ順次シフトして格納するシフトレジスタ(101、104)と、シフトレジスタに格納されたデータを一時的に保持するラッチ(102、105)と、ラッチに保持されたブロックデータを復号するデコーダ(106)と、AND回路(103、A1〜A64)とを備えた記録ヘッドにおいて、デコーダ(106)で、符号化されたブロックデータを部分的に復号した信号を出力し、AND回路(A1〜A64)において、部分的に復号した信号(N1〜N8、B4L、B4LN)を用いて駆動するブロックを決定する。
請求項（抜粋）：
所定方向に配列された複数の記録素子と該記録素子を駆動するための駆動回路とが同一の素子基体上に設けられており、前記記録素子が複数のブロック毎に分割駆動されるように構成された記録ヘッドであって、各記録素子に対応した記録データ及び駆動するブロックを示す符号化されたブロックデータがシリアルに入力される入力端子と、前記入力端子からシリアルに入力されたデータを1ビットずつ順次シフトして格納するシフトレジスタと、前記シフトレジスタに格納されたデータを一時的に保持するラッチと、前記ラッチに保持されたデータのうち、前記符号化されたブロックデータを復号するデコーダ手段と、前記ラッチから出力された記録データ、前記デコーダ手段からの出力、及び前記駆動回路の駆動タイミングを規定する駆動信号の論理積を求めるAND回路とを備えており、前記デコーダ手段が、前記符号化されたブロックデータを部分的に復号した信号を出力し、前記AND回路において、前記部分的に復号した信号を用いて駆動するブロックを決定するように構成されていることを特徴とする記録ヘッド。
Fターム (8件)：
2C057AF99
, 2C057AG83
, 2C057AK07
, 2C057AM19
, 2C057AN01
, 2C057AQ02
, 2C057BA03
, 2C057BA13
