特許
J-GLOBAL ID：200903092397476038
MISFETの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-226953
公開番号（公開出願番号）：特開2000-058816
出願日： 1998年08月11日
公開日（公表日）： 2000年02月25日
要約：
【要約】【課題】 熱工程での拡散層深さの増大、ショートチャネル効果を防ぐ。【解決手段】 ポリシリコン膜(ゲート電極)14の表面にシリコン酸化膜17を形成し、かつ、ポリシリコン膜14の側壁に側壁絶縁膜(シリコン窒化膜)を形成する。この後、選択エピタキシャル成長により、ポリシリコン膜14の両側のシリコン基板11上にエピタキシャル層20を選択的に形成する。側壁絶縁膜を除去した後、ポリシリコン膜14とエピタキシャル層20の間の隙間から半導体基板中へ不純物を注入してエクステンション領域16を形成する。この後、この隙間には、絶縁膜が埋め込まれる。ソース/ドレイン領域は、エピタキシャル層20中及びシリコン基板11中に形成される。
請求項（抜粋）：
ソース/ドレイン領域にエピタキシャル層を用いるエレベーテッド・ソース/ドレイン構造を有するMISFETの製造方法において、選択エピタキシャル成長により前記エピタキシャル層を形成した後に、前記ソース/ドレイン領域よりも低濃度のエクステンション領域を形成することを特徴とするMISFETの製造方法。
Fターム (23件)：
5F040DA12
, 5F040DC01
, 5F040EC01
, 5F040EC04
, 5F040EC07
, 5F040EC13
, 5F040EF02
, 5F040EF11
, 5F040EH01
, 5F040EH02
, 5F040EK05
, 5F040FA03
, 5F040FA05
, 5F040FA07
, 5F040FA16
, 5F040FA19
, 5F040FB02
, 5F040FB03
, 5F040FB04
, 5F040FB07
, 5F040FB08
, 5F040FC06
, 5F040FC19
