半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-195971
公開番号（公開出願番号）：特開2002-015598
出願日： 2000年06月29日
公開日（公表日）： 2002年01月18日
要約：

【要約】【課題】ビット線の微小リーク不良を予め検出可能なテストが実施できる同期型半導体記憶装置を提供する。【解決手段】コマンド入力に応じて発生される行の活性化を示す内部信号RASをクロック信号int.CLKIに応じて遅延させてセンスアンプ活性化信号SSを出力する。信号WLTによるワード線の活性化からセンスアンプ活性化までの時間を通常よりも長くすることができ、ビット線の微小リークを検出することができる。

請求項（抜粋）：

クロック信号に同期してコマンドを受信する半導体記憶装置であって、複数の行および複数の列からなるマトリクス状に配置される複数のメモリセル、前記複数の行にそれぞれ対応する複数のワード線および前記複数の列にそれぞれ対応する複数のビット線対を含むメモリアレイと、前記複数のビット線対に所定の電位をそれぞれ与える複数のイコライズ回路と、前記複数のビット線対に生じた電位差をそれぞれ増幅する複数のセンスアンプと、前記メモリアレイからのデータ読出の制御を行なう制御回路とを備え、前記制御回路は、外部から与えられる複数の制御信号の組み合わせによって前記コマンドを認識し、前記複数のイコライズ回路の非活性化、アドレス信号に応じて選択された前記複数のワード線の一つの活性化および前記複数のセンスアンプの活性化のタイミングの基準となるタイミング基準信号を発生するコマンド認識部と、前記タイミング基準信号を受けて遅延させる遅延回路と、前記遅延回路の出力を第1の内部信号が活性化されるまで遅延させて前記複数のセンスアンプに伝達する信号遅延制御回路とを含む、半導体記憶装置。

IPC (4件)：

G11C 29/00 671 , G01R 31/28 , G11C 11/407 , G11C 11/401

FI (4件)：

G11C 29/00 671 K , G01R 31/28 B , G11C 11/34 362 S , G11C 11/34 371 A

Fターム (23件)：

2G032AA07 , 2G032AB02 , 2G032AC03 , 2G032AE06 , 2G032AE07 , 2G032AE10 , 2G032AE11 , 2G032AG04 , 2G032AG07 , 2G032AH03 , 2G032AL02 , 5B024AA15 , 5B024BA09 , 5B024BA21 , 5B024BA23 , 5B024CA11 , 5B024EA01 , 5B024EA04 , 5L106AA01 , 5L106DD03 , 5L106DD12 , 5L106GG05 , 5L106GG07

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