信号パス遅延を減少させたカラム冗長回路

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：大木健一
公報種別：公表公報
出願番号（国際出願番号）：特願2000-580093
公開番号（公開出願番号）：特表2002-529874
出願日： 1999年10月29日
公開日（公表日）： 2002年09月10日
要約：

【要約】この発明はロー及びカラムに配列されたメモリ要素をもつ同期DRAMを開示する。メモリ要素は与えられたメモリアドレスをデコードすることによりアクセス可能である。デコードされたカラムアドレス信号に応じて適切なメモリ要素を活性化する通常カラムドライバと、メモリバンク全体に供給され、バンク内の複数のブロック内の欠陥カラムを柔軟に選択して置き換える冗長カラムドライバと、冗長カラムを選択的に活性化するとともに、欠陥通常カラムの動作を防ぐ切換手段とを備え、カラム冗長方法及び装置は通常及び冗長カラムパスの間のタイミングの違いを最小化するとともに、欠陥カラムアドレスを直す際に切断すべきヒューズの数を最小化する。

請求項（抜粋）：

(a)ロー及びカラムに配列されたメモリ素子であって、前記メモリ素子はそれぞれ関連付けられたカラムまたはローにカラムアドレス信号及びローアドレス信号を与えることによりアクセス可能であり、(b)関連づけられた少なくとも1つの通常カラムを作動させる通常カラムドライバであって、その入力で受けたデコードされたメモリアドレス信号に応答して前記カラムを作動させる通常カラムドライバと、(c)関連づけられた少なくとも1つの冗長カラムを作動させる冗長カラムドライバであって、その入力で受けたデコードされたメモリアドレス信号に応答して複数のメモリアレイブロックのいずれかの冗長カラムを作動させる冗長カラムドライバと、(d)欠陥通常カラムを示す信号に応答して冗長カラムドライバを選択的に作動させるとともに、欠陥通常カラムドライバが、関連づけられた欠陥通常カラムを活性化することを防ぎ、かつ、関連づけられた冗長カラムへ及びからのデータを提供する切換手段とを備え、通常及び冗長カラムメモリアドレス信号パスの間のタイミングに実質的な違いがない、半導体メモリ装置。

IPC (2件)：

G11C 29/00 603 , G11C 11/401

FI (2件)：

G11C 29/00 603 H , G11C 11/34 371 D

Fターム (26件)：

5L106AA01 , 5L106CC04 , 5L106CC08 , 5L106CC13 , 5L106CC17 , 5L106CC21 , 5L106CC32 , 5L106GG03 , 5M024AA54 , 5M024AA90 , 5M024BB07 , 5M024BB27 , 5M024BB35 , 5M024BB36 , 5M024DD63 , 5M024DD72 , 5M024DD75 , 5M024DD85 , 5M024HH10 , 5M024JJ02 , 5M024LL01 , 5M024MM13 , 5M024MM15 , 5M024PP01 , 5M024PP02 , 5M024PP03

引用特許：

審査官引用 (2件)

特開平1-125799
特許第2564507号

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