特許
J-GLOBAL ID：200903092442516429
DMA装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-070714
公開番号（公開出願番号）：特開平7-281993
出願日： 1994年04月08日
公開日（公表日）： 1995年10月27日
要約：
【要約】 (修正有)【構成】 デコード部8が受信フレームのデータ列を構成する各データに付加された属性データに基づいて各データの種類を識別し、バッファメモリ4の単位格納領域に格納する。また、その属性データに基づいて、ステータスやエラー情報も識別し、バッファメモリ4の単位格納領域に設けられた本体データとは別の専用領域に格納する。DMA本体部7が、1受信フレームの転送の終了時、現転送先単位格納領域の次領域アドレス格納部に格納されたアドレスをベースレジスタ71に格納するため、次の受信フレームの転送にて使用する単位格納領域の先頭アドレスをCPU3の介在なしにベースレジスタに設定可能となる。更に、エラーの発生時のベースレジスタへのアドレス再設定をCPUの介在なしに実現可能となる。【効果】 通信処理中のCPUの介在が減り、通信速度の向上を図れる。
請求項（抜粋）：
受信フレーム格納用バッファメモリにおける所定容量ずつ設けられた単位格納領域のデータ構造に対応して転送先アドレスを発生するDMA本体部と、前記受信フレームのデータ列を構成する各データに付加された属性データにより該各データの種類を識別し、その識別結果に基づいて、前記各データが前記単位格納領域の所定領域に格納され、かつ、その終了後、前記現転送先単位格納領域の次領域アドレス格納部に格納されたアドレスデータがベースアドレスレジスタに書込まれるように前記DMA本体部へのアクセス制御信号を発生するデコード部とを備えたことを特徴とするDMA装置。
IPC (2件)：
G06F 13/28 310
, G06F 13/28
