特許
J-GLOBAL ID：200903092467484297

符号化演算回路

発明者：
高木 信宏

高木 信宏 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 小栗 昌平 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-190097
公開番号（公開出願番号）：特開2003-008449
出願日： 2001年06月22日
公開日（公表日）： 2003年01月10日
要約：
【要約】【課題】巡回符号演算と畳み込み符号演算のそれぞれの符号化演算回路にシステムで必要とされる生成多項式の最大次数と同じ長さのシフトレジスタを用意することを不要にして回路規模を削減し、生成多項式の設定を自由に行う。【解決手段】1つまたは複数の生成多項式の係数データを記憶保持する生成多項式記憶手段101と、N個のラッチ回路で構成されるシフトレジスタ手段103と、前記ラッチ回路に対応して配置されたN個以下の論理演算手段104と、ラッチ回路および論理演算手段および入力データ列のそれぞれの端子間の接続を任意に切り換え得る接続切り換え手段105と、巡回符号演算指定および畳み込み符号演算指定および前記生成多項式の係数データに応じて前記接続切り換え手段を制御する接続制御手段106とを具備する。
請求項（抜粋）：
入力データ列に対して、巡回符号演算または畳み込み符号演算、あるいは巡回符号演算および畳み込み符号演算を行い、出力データ列を出力する符号化演算回路において、1つまたは複数の生成多項式の係数データを記憶保持する生成多項式記憶手段と、初期値設定が可能なN個(Nは2以上の整数)のラッチ回路を含みそれぞれが同一のクロック信号に同期してシフト動作を行うシフトレジスタ手段と、前記N個のラッチ回路に対応して配置されたN個以下の論理演算手段と、前記N個のラッチ回路の入出力端子および前記N個以下の論理演算手段の入出力端子および入力データ列の入力端子のそれぞれの端子間の接続を有意な接続関係において任意に切り換え得る接続切り換え手段と、巡回符号演算指定および畳み込み符号演算指定および前記生成多項式記憶手段に記憶保持されている生成多項式の係数データに応じて前記接続切り換え手段を制御する接続制御手段と、を具備したことを特徴とする符号化演算回路。
IPC (3件)：
H03M 13/15 ,  G06F 11/10 330 ,  G06F 11/10
FI (3件)：
H03M 13/15 ,  G06F 11/10 330 M ,  G06F 11/10 330 Q
Fターム (15件)：
5B001AA08 ,  5B001AA10 ,  5B001AB03 ,  5B001AC01 ,  5B001AD06 ,  5B001AE02 ,  5J065AC01 ,  5J065AD04 ,  5J065AD10 ,  5J065AF01 ,  5J065AF03 ,  5J065AG01 ,  5J065AH04 ,  5J065AH05 ,  5J065AH06
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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