特許
J-GLOBAL ID：200903092475760686
クロック乗り換え回路
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 史旺 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-019603
公開番号（公開出願番号）：特開平8-213976
出願日： 1995年02月07日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】 本発明は、クロック乗り換え回路に関し、不正常な語長の情報を確実に廃棄することを目的とする。【構成】 記憶手段11と、時間軸上でビット列の基準となる第一のクロックとそのビット列の先頭を示す第一の同期信号との何れかに同期して、記憶手段11にそのビット列を書き込む書き込み制御手段13と、記憶手段11の後段の時間基準となる第二のクロックと、そのクロックに同期した先頭を示す第二の同期信号との何れかに同期して、記憶手段11に書き込まれたビット列を読み出す読み出し制御手段15とを備えたクロック乗り換え回路において、第一の同期信号と第二の同期信号との位相差と閾値との大小関係を判定する判定手段17を備え、書き込み制御手段13には、その大小関係に応じて書き込みあるいは記憶手段11の書き込みアドレスの更新を省略する手段を有することを特徴とする。
請求項（抜粋）：
フレームあるいはセルを構成するビット列が書き込み対象の情報として与えられて読み書きが可能である記憶手段と、前記ビット列の時間軸上の基準となる第一のクロックと前記フレームあるいはセルの先頭または末尾の時点を示す第一の同期信号との何れか一方に同期して、前記記憶手段に対するそのビット列の書き込みを行う書き込み制御手段と、前記記憶手段の後段に時間軸上の基準を与える第二のクロックと、その第二のクロックに同期して前記先頭または末尾の時点を示す第二の同期信号との何れか一方に同期して、前記書き込み制御手段によって前記記憶手段に書き込まれたビット列を順次読み出す読み出し制御手段とを備えたクロック乗り換え回路において、前記第一の同期信号と前記第二の同期信号との位相差を求め、その位相差と予め与えられた閾値との大小関係を判定する判定手段を備え、前記書き込み制御手段には、前記判定手段によって判定された大小関係に応じて前記書き込みあるいは前記記憶手段の書き込みアドレスの更新を省略する手段を有することを特徴とするクロック乗り換え回路。
IPC (3件)：
H04L 7/00
, G06F 1/12
, H04J 3/06
