特許

J-GLOBAL ID：200903092484665335

半導体装置

発明者： 牧 幸生 ,  石垣 佳之 ,  藤井 康弘
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2002-231568
公開番号（公開出願番号）：特開2004-071959
出願日： 2002年08月08日
公開日（公表日）： 2004年03月04日
要約：

【課題】サリサイドプロセスを採用した半導体装置において、金属シリサイド層に起因して生ずるリーク電流の増大を抑止することが可能な半導体装置を提供する。【解決手段】本発明に基づく半導体装置は、主表面を有するシリコン基板1と、シリコン基板1の主表面に設けられたゲート電極3と、ゲート電極3の側面を覆うように設けられ、下敷きの酸化物サイドウォール膜6および窒化物サイドウォール膜7の2層からなる第1のサイドウォール絶縁膜8と、第1のサイドウォール絶縁膜8の表面を覆うように設けられた第2のサイドウォール絶縁膜13と、ソースおよびドレイン領域4,5の上部に位置し、かつゲート電極3に対して第2のサイドウォール絶縁膜13よりも外側に位置するコバルトシリサイド層10とを備える。第2のサイドウォール絶縁膜13は、酸化物サイドウォール膜6の下端部に位置する除去部分を埋め込んでいる。【選択図】 図1

請求項（抜粋）：

主表面を有する半導体基板と、 前記半導体基板の主表面に絶縁膜を介して設けられたゲート電極と、 前記ゲート電極の側面を覆うように設けられ、下敷きとなりかつその下端部が一部除去されたシリコン酸化膜と、前記シリコン酸化膜上に位置するシリコン窒化膜との2層からなる第1のサイドウォール絶縁膜と、 前記第1のサイドウォール絶縁膜の表面を覆い、かつ前記シリコン酸化膜の除去部分を埋め込むように設けられた第2のサイドウォール絶縁膜と、 前記ゲート電極を挟んで位置する前記半導体基板の主表面に設けられたソースおよびドレイン領域と、 前記ソースおよびドレイン領域の上部に位置し、かつ前記ゲート電極に対して前記第2のサイドウォール絶縁膜よりも外側に位置する金属シリサイド層とを備える、半導体装置。

IPC (6件)：

H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

FI (4件)：

H01L29/78 301P ,  H01L29/78 301L ,  H01L27/08 102B ,  H01L29/58 G

Fターム (63件)：

4M104BB01 ,  4M104BB20 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD84 ,  4M104EE09 ,  4M104EE17 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F048AA02 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048BB05 ,  5F048BB08 ,  5F048BC00 ,  5F048BC05 ,  5F048BC06 ,  5F048BC18 ,  5F048BF00 ,  5F048BF06 ,  5F048BF16 ,  5F048CC08 ,  5F048CC18 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F140AA00 ,  5F140AA14 ,  5F140AA24 ,  5F140AB01 ,  5F140BA01 ,  5F140BE09 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG09 ,  5F140BG10 ,  5F140BG12 ,  5F140BG14 ,  5F140BG34 ,  5F140BG45 ,  5F140BG52 ,  5F140BG53 ,  5F140BG54 ,  5F140BH13 ,  5F140BH14 ,  5F140BH15 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK24 ,  5F140BK26 ,  5F140BK27 ,  5F140BK34 ,  5F140BK37 ,  5F140BK39 ,  5F140CC03 ,  5F140CF04