半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-244712
公開番号（公開出願番号）：特開平11-149773
出願日： 1989年02月10日
公開日（公表日）： 1999年06月02日
要約：

【要約】 (修正有)【課題】通常比較的小さな電圧で動作する高速低耐圧向けのゲート酸化膜を持つMISFETを用いて、比較的大きな電圧で動作させながら、耐圧の問題を緩和する回路形式を提供する。【解決手段】少なくとも第1から第4の4個のトランジスタのソース・ドレイン経路を所定の電圧間に直列接続した基本回路を用いる。第1及び第4トランジスタのゲートは、小振幅の対の信号入力部とし、第1及び第2トランジスタの結合ノード及び第3及び第4トランジスタの結合ノードを小振幅の対の信号出力部とする。また、第2及び第3トランジスタの結合ノードは大振幅の信号出力部とする。第2及び第3トランジスタのゲートには、所定電圧のハイレベルを基準として形成した第1バイアス電圧と、所定電圧のロウレベルを基準として形成した第2バイアス電圧をそれぞれに印加する。この基本回路を元に、論理回路、レベル変換回路、入出力回路を展開する。

請求項（抜粋）：

第1電位と第2電位の差で定義される第1電圧で動作し、複数の回路を含む第1回路ブロックと、前記第1電位を基準として決定される第1バイアス電圧と、前記第2電位を基準として決定される第2バイアス電圧を発生する電圧発生回路とを備え、前記複数の回路のそれぞれは、前記第1電圧の間にソース・ドレイン経路が直列に接続された、第1導電形の第1MISFET、前記第1導電形の第2MISFET、第2導電形の第3MISFET、及び前記第2導電形の第4MISFETを含み、前記第2MISFETのゲートには、前記第1バイアス電圧が供給されるとともに、前記第3MISFETのゲートには前記第2バイアス電圧が供給されることを特徴とする半導体装置。

IPC (6件)：

G11C 11/407 , G11C 11/417 , G11C 11/408 , H01L 27/04 , H01L 21/822 , H01L 29/78

FI (5件)：

G11C 11/34 354 F , G11C 11/34 305 , G11C 11/34 354 G , H01L 27/04 D , H01L 29/78 301 K

引用特許：

審査官引用 (2件)

特開昭62-015910
特開昭63-037716

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