特許

J-GLOBAL ID：200903092501048329

半導体装置およびその製造方法

発明者： 青山 亨
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-150036
公開番号（公開出願番号）：特開2001-332722
出願日： 2000年05月22日
公開日（公表日）： 2001年11月30日
要約：

【要約】【課題】半導体装置を構成するPMOSトランジスタにおいてボロン突き抜けを完全に防止すると共にそのゲート絶縁膜の信頼性を向上させる。【解決手段】シリコン基板1表面に被着して、ボロン含有シリコン薄層3を形成し、このボロン含有シリコン薄層3を酸窒化膜4に変換してMISFETのゲート絶縁膜にする。このようにして形成したボロン不純物を高濃度に含有する酸窒化膜をPMOSトランジスタのゲート絶縁膜として用いる。ここで、酸窒化膜4に含まれるボロン不純物の濃度は5×1018原子/cm3 〜2×1019原子/cm3 の範囲にする。

請求項（抜粋）：

絶縁ゲート電界効果トランジスタ(MISFET)のゲート絶縁膜がシリコン酸窒化膜で構成され、前記シリコン酸窒化膜中にボロン不純物が含まれることを特徴とする半導体装置。

IPC (7件)：

H01L 29/78 ,  H01L 21/283 ,  H01L 21/316 ,  H01L 21/318 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/336

FI (6件)：

H01L 21/283 C ,  H01L 21/316 S ,  H01L 21/318 A ,  H01L 29/78 301 G ,  H01L 27/08 321 D ,  H01L 29/78 301 P

Fターム (41件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104EE03 ,  4M104EE14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH04 ,  5F040DA06 ,  5F040DA19 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040ED03 ,  5F040EF02 ,  5F040EK05 ,  5F040FA03 ,  5F040FB02 ,  5F040FB04 ,  5F040FC06 ,  5F040FC19 ,  5F048AA07 ,  5F048AC03 ,  5F048BB04 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB18 ,  5F048BC06 ,  5F048BG12 ,  5F048DA00 ,  5F048DA25 ,  5F058BA05 ,  5F058BC11 ,  5F058BF53 ,  5F058BF62 ,  5F058BF64 ,  5F058BJ01