特許
J-GLOBAL ID：200903092513756825
MOS集積回路の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-172222
公開番号（公開出願番号）：特開平6-021369
出願日： 1992年06月30日
公開日（公表日）： 1994年01月28日
要約：
【要約】【目的】ゲート酸化膜に起因するゲート耐圧不良やFETの歩留り低下を起こすことなく、厚さの異なる2種類のゲート酸化膜を有する集積回路を形成する。【構成】シリコン基板1上にフィールド酸化膜2を形成したのち、ゲート酸化膜および第1のN+ 型ポリシリコン5を形成する。つぎに露出した第1のゲート酸化膜3をエッチングしたのち、熱酸化して厚さ15nmの第2のゲート酸化膜3aを形成する。同時に第1のポリシリコン5の表面に酸化シリコン膜6が形成される。つぎに第2のN+ 型ポリシリコン7を堆積してから、第1のポリシリコン5の上に重なった第2のポリシリコン7を除去したのち、弗酸で酸化シリコン膜6をエッチングする。つぎに第3のN+ 型ポリシリコン7を堆積する。つぎに第1、第2、および第3のポリシリコン5,7,8をエッチングしてゲート電極を形成する。
請求項（抜粋）：
シリコン基板の一主面に第1のゲート酸化膜を形成したのち、第1の導電膜を堆積する工程と、前記第1の導電膜および前記第1のゲート酸化膜の一部をエッチングしたのち、露出した前記シリコン基板の一主面に第2のゲート酸化膜を形成すると同時に残った前記第1の導電膜の表面に酸化膜を形成する工程と、全面に第2の導電膜を堆積したのち、前記第1の導電膜の上に形成された前記第2の導電膜および前記酸化膜をエッチングする工程と、全面に第3の導電膜を堆積したのち、前記第1の導電膜、前記第2の導電膜、前記第3の導電膜の一部をエッチングしてゲート電極を形成する工程とを含むMOS集積回路の製造方法。
引用特許：
前のページに戻る
