特許
J-GLOBAL ID：200903092536639230
ラディエーション硬化半導体メモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-275326
公開番号（公開出願番号）：特開2001-118937
出願日： 2000年09月11日
公開日（公表日）： 2001年04月27日
要約：
【要約】【課題】 宇宙空間等の厳しい放射環境において使用可能な半導体装置を提供する。【解決手段】 本装置は、メモリセルアレイの活性領域間に酸化物分離領域と直列に配設した活性ゲート分離構成体を有している。活性ゲート分離構成体はゲート酸化物及び供給端子へ電気的に結合したポリシリコンゲート層を有しており、活性ゲート分離構成体は隣接する活性領域から延在して導通チャンネルが形成されることを防止する。活性ゲート分離構成体のゲート酸化物は従来の酸化物分離領域のものと比較して比較的薄く、従ってラディエーションから捕獲した電荷によって悪影響を受けることが減少される。
請求項（抜粋）：
半導体メモリにおいて、マトリクスの形態に配列した複数個のメモリセルであって、各メモリセルが、第一及び第二データ記憶ノードを具備する基板の表面上に形成されており、第一及び第二電圧端子の間に結合されているスタティックメモリセルと、前記基板の表面上に形成されている第一伝達ゲートを具備しており且つ第一検知ノードと前記第一データ記憶ノードとの間に配設されている第一伝達トランジスタと、前記基板の表面上に形成されている第二伝達ゲートを具備しており且つ第二検知ノードと第二データ記憶ノードとの間に配設されている第二伝達トランジスタと、前記基板の表面上に形成されており且つ前記第二電圧端子へ結合されているゲートを具備しており且つ第一及び第二データ記憶ノードの間に配設されている活性ゲート分離構成体と、を具備している複数個のメモリセル、1行の伝達ゲートを一体的に結合している複数個のワード線、1列の第一検知ノードを一体的に結合している複数個の第一ビット線、1列の第二検知ノードを一体的に結合している複数個の第二ビット線、を有していることを特徴とする半導体メモリ。
IPC (2件)：
H01L 21/8244
, H01L 27/11
