特許

J-GLOBAL ID：200903092553070420

半導体装置及びその製造方法

発明者： 青木 英雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平10-219995
公開番号（公開出願番号）：特開2000-058638
出願日： 1998年08月04日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】 溝部に対する埋込不足による断線或いは高抵抗化を防止し、CMP加工のディッシングによる配線抵抗の増加を防止する。【解決手段】 層間絶縁膜を介して積層された配線層が前記層間絶縁膜を貫通するプラグによって接続されている半導体装置について、層間絶縁膜の上面まで達するプラグを形成した後に、層間絶縁膜に配線層の形成される溝を形成し、前記溝に配線層を形成することによって、前記配線層の上面まで接続されるプラグが達し、前記プラグの側面が前記配線層と接続されている構成とする。【効果】 配線幅の小さな部分では、配線層に換えて、プラグを部分的に延在させて配線層を形成して、埋込不足による断線或いは高抵抗化を防止し、配線層の上面まで達したプラグが、CMP加工時に銅膜が過剰に研磨されるのを抑制し、ディッシングの発生を防ぐことができる。

請求項（抜粋）：

層間絶縁膜を介して積層された配線層が前記層間絶縁膜を貫通するプラグによって接続されている半導体装置において、前記配線層の上面まで前記接続されるプラグが達し、前記プラグの側面が前記配線層と接続されていることを特徴とする半導体装置。

Fターム (24件)：

5F033AA04 ,  5F033AA13 ,  5F033AA17 ,  5F033AA28 ,  5F033AA29 ,  5F033AA66 ,  5F033AA67 ,  5F033AA73 ,  5F033BA02 ,  5F033BA15 ,  5F033BA17 ,  5F033BA24 ,  5F033BA25 ,  5F033BA33 ,  5F033BA37 ,  5F033BA38 ,  5F033BA41 ,  5F033BA46 ,  5F033DA23 ,  5F033EA03 ,  5F033EA05 ,  5F033EA19 ,  5F033EA25 ,  5F033EA33