特許

J-GLOBAL ID：200903092561854880

積層型電子部品アレイ

発明者： 大井 隆明 ,  坂井 清司
出願人/特許権者： 株式会社村田製作所
代理人 (1件)： 西澤 均
公報種別：公開公報
出願番号（国際出願番号）：特願平10-014935
公開番号（公開出願番号）：特開平11-204314
出願日： 1998年01月09日
公開日（公表日）： 1999年07月30日
要約：

【要約】【課題】 電子部品素子どうしのクロストークの低減が可能な積層型電子部品アレイを提供する。【解決手段】 共通グランド内部導体パターン3が表面に形成された絶縁体シート4と、複数個の素子用内部導体パターン5とクロストーク防止用の素子間グランド内部導体パターン6が同一表面に形成された絶縁体シート7とを交互に積み重ねて積層体を形成し、この積層体の側面に素子用外部電極及びグランド外部電極を形成する。また、素子間グランド内部導体パターン6の長手方向パターン部分6aと直交方向パターン部分6bにより、絶縁体シート7を複数のエリアに区画し、各エリアに素子用内部導体パターン5を配設することにより、素子数の増大を可能にする。

請求項（抜粋）：

表面に複数個の電子部品素子の素子用内部導体パターンが形成され、かつ、各素子用内部導体パターンの間に素子間グランド内部導体パターンが形成された絶縁体シートと、表面に前記複数個の電子部品素子の共通グランド内部導体パターンが形成された絶縁体シートとを交互に積層することにより、複数個の電子部品素子が並列設置された積層体が形成されているとともに、前記積層体の側面には、各電子部品素子の素子用外部電極及びグランド外部電極が形成され、かつ、前記素子用内部導体パターンが個々の素子用外部電極に接続されているとともに、前記共通グランド内部導体パターン及び前記素子間グランド内部導体パターンがグランド外部電極に接続されていることを特徴とする積層型電子部品アレイ。

IPC (3件)：

H01C 13/02 ,  H01C 7/10 ,  H01C 7/18

FI (3件)：

H01C 13/02 Z ,  H01C 7/10 ,  H01C 7/18