特許
J-GLOBAL ID：200903092578679690
マイクロプロセッサ内蔵集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-314016
公開番号（公開出願番号）：特開2001-134552
出願日： 1999年11月04日
公開日（公表日）： 2001年05月18日
要約：
【要約】【課題】 テストモードにおいてマイクロプロセッサが内部アクセスしているときに外部バスに任意の値を出力する。【解決手段】 テストモードの場合、マイクロプロセッサ11のアクセス先に応じてセレクタ制御部19によりセレクタ18が制御される。マイクロプロセッサ11が外部バス2へアクセスするときには、マイクロプロセッサ11からのデータがBIU13、セレクタ18、セレクタ15および入出力部16を介して外部バス2に出力され、マイクロプロセッサ11が内部資源12にアクセスするときには、レジスタ17に記憶されたテストデータがセレクタ18、セレクタ15および入出力部16を介して外部バス2に出力される。
請求項（抜粋）：
外部バスおよび内部資源にアクセスするマイクロプロセッサと、所定の値のテストデータを記憶するテストデータ記憶部と、前記マイクロプロセッサからのデータまたは前記テストデータを前記外部バスに出力する入出力部と、テストモードにおいて前記マイクロプロセッサが前記内部資源にアクセスしているか否かを判断するアクセス先判断部と、前記アクセス先判断部により前記マイクロプロセッサが前記内部資源にアクセスしていると判断された場合に、前記テストデータ記憶部に記憶されたテストデータを前記入出力部に供給するテストデータ供給部とを備えたマイクロプロセッサ内蔵集積回路。
Fターム (3件)：
5B062AA08
, 5B062JJ05
, 5B062JJ07
